摘要：隨著電子系統(tǒng)通信速率的不斷提升，BGA封裝與PCB互連區(qū)域的信號(hào)完整性問(wèn)題越來(lái)越突出。

針對(duì)高速BGA封裝與PCB差分互連結(jié)構(gòu)進(jìn)行設(shè)計(jì)與優(yōu)化，著重分析封裝與PCB互連區(qū)域差分布線(xiàn)方式，信號(hào)布局方式，信號(hào)孔/地孔比，布線(xiàn)層與過(guò)孔殘樁這四個(gè)方面對(duì)高速差分信號(hào)傳輸性能和串?dāng)_的具體影響。

利用全波電磁場(chǎng)仿真軟件CST建立3D仿真模型，時(shí)頻域仿真驗(yàn)證了所述的優(yōu)化方法能夠有效改善高速差分信號(hào)傳輸性能，減小信號(hào)間串?dāng)_，實(shí)現(xiàn)更好的信號(hào)隔離。

近年來(lái)，球柵陣列（BGA）封裝因體積小，引腳多，信號(hào)完整性和散熱性能佳等優(yōu)點(diǎn)而成為高速I(mǎi)C廣泛采用的封裝類(lèi)型。

為了適應(yīng)高速信號(hào)傳輸，芯片多采用差分信號(hào)傳輸方式。隨著芯片I/O 引腳數(shù)量越來(lái)越多，BGA焊點(diǎn)間距越來(lái)越小，由焊點(diǎn)、過(guò)孔以及印制線(xiàn)構(gòu)成的差分互連結(jié)構(gòu)所產(chǎn)生的寄生效應(yīng)將導(dǎo)致衰減、串?dāng)_等一系列信號(hào)完整性問(wèn)題，這對(duì)高速互連設(shè)計(jì)提出了嚴(yán)峻挑戰(zhàn)。

目前國(guó)內(nèi)外學(xué)者對(duì)于板級(jí)信號(hào)完整性問(wèn)題的研究仍多集中于水平傳輸線(xiàn)或者單個(gè)過(guò)孔的建模與仿真，頻率大多在20 GHz以?xún)?nèi)。對(duì)于包括過(guò)孔、傳輸線(xiàn)的差分互連結(jié)構(gòu)的傳輸性能以及耦合問(wèn)題研究較少。并沒(méi)有多少技術(shù)去減少封裝與PCB互連區(qū)域垂直過(guò)孔間的串?dāng)_。

文章針對(duì)高速BGA封裝與PCB差分互連結(jié)構(gòu)進(jìn)行設(shè)計(jì)與優(yōu)化。著重分析改進(jìn)差分布線(xiàn)方式，信號(hào)布局方式，信號(hào)孔/地孔比，布線(xiàn)層與背鉆這四個(gè)方面對(duì)改善高速差分信號(hào)傳輸性能和串?dāng)_的具體影響。利用全波電磁場(chǎng)仿真軟件CST微波工作室建立3D仿真模型。仿真頻率達(dá)到40 GHz，在時(shí)域和頻域同時(shí)驗(yàn)證了所述優(yōu)化方法的有效性。

1、物理模型

1.1 差分互連結(jié)構(gòu)

在高速信號(hào)傳輸中，差分信號(hào)因具有減小軌道塌陷和電磁干擾、提高增益、消除共模噪聲和開(kāi)關(guān)噪聲干擾等優(yōu)點(diǎn)而被廣泛使用。高速差分信號(hào)通過(guò)IC封裝到達(dá)PCB板各層進(jìn)行傳播，為了實(shí)現(xiàn)BGA封裝基板與PCB各層的電氣連接，由水平差分線(xiàn)和垂直差分過(guò)孔共同構(gòu)成了差分互連結(jié)構(gòu)，如圖1所示。

圖1 BGA封裝與PCB板垂直互連結(jié)構(gòu)

1.2 仿真環(huán)境及參數(shù)設(shè)置

本文采用的仿真環(huán)境為全波電磁場(chǎng)仿真軟件CST微波工作室，集時(shí)頻域算法為一體，含多個(gè)全波及高頻算法，可仿真任意結(jié)構(gòu)、任意材料下的S 參數(shù)，并可以與電路設(shè)計(jì)軟件聯(lián)合仿真。

幾種優(yōu)化方案均由CST微波工作室建立三維物理模型，PCB 的層疊結(jié)構(gòu)如圖2 所示，PCB板共12層，第1，3，5，8，10，12層為信號(hào)層（走線(xiàn)層），第2，4，6，7，9，11 層為電源或地層。板厚為97.6 mil，板材介電常數(shù)3.8，損耗正切0.012。

0.8 mm間距BGA扇出過(guò)孔間距為31.4 mil，過(guò)孔孔徑8 mil，線(xiàn)寬/線(xiàn)距5 mil，差分走線(xiàn)在第10層。

圖2 PCB板層疊結(jié)構(gòu)剖面圖

2、優(yōu)化與設(shè)計(jì)

從四個(gè)方面進(jìn)行設(shè)計(jì)優(yōu)化，以改善高速差分信號(hào)的傳輸性能及信號(hào)間串?dāng)_。分別為差分布線(xiàn)方式，信號(hào)分布方式，信號(hào)孔/地孔比，布線(xiàn)層選擇與過(guò)孔殘樁。CST仿真的結(jié)果以S 參數(shù)的形式體現(xiàn)，仿真頻率達(dá)40 GHz，在時(shí)域和頻域同時(shí)驗(yàn)證所述優(yōu)化方法的有效性。

2.1 布線(xiàn)方式

差分信號(hào)從過(guò)孔引出時(shí)，不同的布線(xiàn)方式會(huì)對(duì)差分信號(hào)的傳輸特性有很大的影響，如果傳輸線(xiàn)不能等長(zhǎng)等距，就會(huì)引起信號(hào)失真，產(chǎn)生共模噪聲。

如圖3所示，信號(hào)從過(guò)孔引出時(shí)分別采取三種布線(xiàn)方式，0°，90°轉(zhuǎn)角，45°轉(zhuǎn)角，每對(duì)差分過(guò)孔周?chē)袃蓚€(gè)隔離地孔。布線(xiàn)在PCB板第10層。

圖3 三種差分線(xiàn)引出方式

圖4是以上三種不同布線(xiàn)方式的插入損耗。顯然，種水平對(duì)稱(chēng)的方式傳輸性能。差分信號(hào)重要的就是等長(zhǎng)等距，等長(zhǎng)的目的是要確保時(shí)序的準(zhǔn)確與對(duì)稱(chēng)性，兩條傳輸線(xiàn)上的任何時(shí)延差或錯(cuò)位，都會(huì)導(dǎo)致差分信號(hào)失真，并使部分差分信號(hào)變成共模信號(hào)，產(chǎn)生電磁干擾。

等距的目的是保持差分阻抗的一致性。45°和90°轉(zhuǎn)角在布線(xiàn)時(shí)都無(wú)法做到的等長(zhǎng)等距，產(chǎn)生相位差和共模噪聲。

圖4 不同布線(xiàn)方式下差分對(duì)的插入損耗

圖5和圖6分別從頻域和時(shí)域展示了三種布線(xiàn)方式所產(chǎn)生的共模噪聲。不論是45°轉(zhuǎn)角還是90°轉(zhuǎn)角，產(chǎn)生的共模噪聲都比0°高得多，而45°轉(zhuǎn)角布線(xiàn)要略?xún)?yōu)于90°轉(zhuǎn)角。

圖5 不同布線(xiàn)方式下共模噪聲頻域比較

圖6 不同布線(xiàn)方式下共模噪聲時(shí)域比較

根據(jù)經(jīng)驗(yàn)法則，為了把錯(cuò)位維持在信號(hào)上升邊10%以?xún)?nèi)，要求兩線(xiàn)長(zhǎng)度匹配至上升邊空間延伸的10%以?xún)?nèi)。這種情況下，對(duì)走線(xiàn)總長(zhǎng)度的匹配要求如下：

ΔL =0.1×RT×v

式中：ΔL 表示為錯(cuò)位維持在上升邊的10%以?xún)?nèi)，兩條走線(xiàn)之間的長(zhǎng)度偏差；RT表示信號(hào)的上升邊；v 表示差分信號(hào)的傳播速度。如果信號(hào)的傳播速度大致為6 in/ns，上升邊為100 ps，那么兩條走線(xiàn)的長(zhǎng)度應(yīng)匹配至其偏差小于60 mil。

由于高速信號(hào)上升時(shí)間越來(lái)越短，留給緣于走線(xiàn)長(zhǎng)度偏差的錯(cuò)位預(yù)算在不斷變小，使得走線(xiàn)長(zhǎng)度之間的匹配顯得愈加重要。

因此在實(shí)際應(yīng)用中，應(yīng)盡量采用0°這樣水平對(duì)稱(chēng)的方式布線(xiàn)，來(lái)達(dá)到等長(zhǎng)等距的目的。

2.2 信號(hào)分布方式

BGA封裝管腳在扇出時(shí)通過(guò)過(guò)孔連接至PCB板其他各層，幾十對(duì)差分對(duì)同時(shí)高密度、長(zhǎng)線(xiàn)并行，相鄰的傳輸線(xiàn)由于電場(chǎng)和磁場(chǎng)的作用（耦合電容/耦合電感），一對(duì)差分線(xiàn)傳輸?shù)男盘?hào)會(huì)對(duì)相鄰的傳輸線(xiàn)產(chǎn)生串?dāng)_[9]。

由于BGA焊點(diǎn)的排列是固定的，因此焊盤(pán)和過(guò)孔的位置取決于焊點(diǎn)的分布，合理的BGA管腳信號(hào)布局可以改善差分對(duì)之間的串?dāng)_。不同信號(hào)分布方式見(jiàn)圖7。

圖7 不同信號(hào)分布方式

如圖7所示的兩種布局方式：3對(duì)信號(hào)橫向水平布置；3對(duì)信號(hào)正交布置。

每對(duì)信號(hào)周?chē)饔袃蓚€(gè)隔離地孔。中間為受擾線(xiàn)，兩邊為干擾線(xiàn)，根據(jù)走線(xiàn)將3對(duì)差分對(duì)定義成6個(gè)差分端口，D1~D3為BGA扇出端，通過(guò)觀察D4，D6端口對(duì)D2端口的遠(yuǎn)端串?dāng)_來(lái)分析相鄰?fù)ǖ赖拇當(dāng)_情況，由于兩邊對(duì)稱(chēng)，只需觀察D4端口對(duì)D2端口的串?dāng)_。差分對(duì)遠(yuǎn)端串?dāng)_比較如圖8所示。

圖8 不同信號(hào)分布方式下差分對(duì)遠(yuǎn)端串?dāng)_比較

由圖8所示的結(jié)果可以看到，信號(hào)正交布局時(shí)，由于孔？孔之間距離增大，孔?孔耦合減小，從端口D4到端口D2的遠(yuǎn)端串?dāng)_低于水平布局時(shí)的遠(yuǎn)端串?dāng)_。

由表1可知，優(yōu)化后的遠(yuǎn)端串?dāng)_比原設(shè)計(jì)在大于5 GHz頻帶內(nèi)有5～15 dB的改善。圖9從時(shí)域也驗(yàn)證了正交布局的優(yōu)越性。優(yōu)化后的設(shè)計(jì)瞬態(tài)峰值噪聲比原設(shè)計(jì)降低了10 mV，如表1所示。

圖9 不同信號(hào)分布方式下差分對(duì)遠(yuǎn)端串?dāng)_時(shí)域響應(yīng)比較

表1 遠(yuǎn)端串?dāng)_比較

2.3 信號(hào)孔/地孔數(shù)量比

由于在設(shè)計(jì)中BGA焊點(diǎn)的間距是固定的，一味增加信號(hào)之間的距離來(lái)降低串?dāng)_不太可能，簡(jiǎn)單的方法就是在重要信號(hào)孔周?chē)黾拥乜赘綦x。

以下四種方案信號(hào)孔/地孔(S G) 比分別為1∶1，1∶2，1∶3，1∶4，信號(hào)布局方式采取第2.2節(jié)中正交布局方式，如圖10所示。

圖10 不同S G 比信號(hào)布局

四種方案遠(yuǎn)端串?dāng)_比較如圖11所示，S G 比為1∶2時(shí)，差分信號(hào)的遠(yuǎn)端串?dāng)_要比1∶1時(shí)有很大改善。由表2可知，在5~30 GHz頻段，S G 比1∶2比1∶1遠(yuǎn)端串?dāng)_降低了8~17 dB。

在重要信號(hào)孔周?chē)黾拥乜赘綦x，能夠縮短地回流路徑、降低信號(hào)過(guò)孔的電感不連續(xù)性，因此可以在一定程度上改善串?dāng)_，但是很快就會(huì)飽和，S G 比1∶4與1∶3時(shí)差別已然不大，遠(yuǎn)端串?dāng)_的改善很有限。

4種方案遠(yuǎn)端串?dāng)_的時(shí)域仿真結(jié)果如圖12所示，可以得到與頻域同樣的分析結(jié)果。從時(shí)域結(jié)果可得到4種方案的瞬態(tài)峰值噪聲，S G 比1∶1時(shí)高達(dá)22 mV，1∶2時(shí)則很快降低到6 mV，1∶3和1∶4時(shí)均在1.6 mV左右，相差不到0.03 mV，如表2所示。

圖11 四種方案遠(yuǎn)端串?dāng)_比較

圖12 四種方案遠(yuǎn)端串?dāng)_時(shí)域響應(yīng)比較

表2 遠(yuǎn)端串?dāng)_比較

由于BGA封裝引腳數(shù)量有限，并不能無(wú)上限地增加地孔數(shù)量。在串?dāng)_影響和引腳數(shù)量的權(quán)衡之下，20 GHz以?xún)?nèi)S G 比1∶2與1∶3區(qū)別不大，選擇1∶2即可。20 GHz以上時(shí)，S G 比1∶3要明顯優(yōu)于1∶2。

2.4 布線(xiàn)層選擇與過(guò)孔Stub的影響

在重要信號(hào)孔周?chē)黾拥乜赘綦x是降低串?dāng)_簡(jiǎn)單的方法，但是很快就飽和了，而且這樣很難達(dá)到一個(gè)理想的屏蔽。

在封裝與PCB互連區(qū)域，高速差分對(duì)之間除了孔的耦合，線(xiàn)耦合也都是引起串?dāng)_的重要因素。此刻，除了考慮之前的三個(gè)方面影響，還應(yīng)分析和研究布線(xiàn)層以及過(guò)孔殘樁對(duì)串?dāng)_的影響。

圖13的情況，三個(gè)差分對(duì)分別布在不同層且具有不同過(guò)孔Stub長(zhǎng)度，信號(hào)正交布局，每對(duì)差分過(guò)孔周?chē)O(shè)置6個(gè)隔離地孔。圖13（a）中3個(gè)差分對(duì)都布在PCB第10層，靠近底層。圖13（b）中兩側(cè)的干擾線(xiàn)從第10層移到第3層，且將長(zhǎng)Stub背鉆59.1 mil。

這樣兩邊干擾信號(hào)與中間受擾信號(hào)之間孔耦合的垂直長(zhǎng)度顯著減少。圖13（c）與圖13（b）恰好相反，中間的受擾線(xiàn)布在第3層并且背鉆，兩邊干擾線(xiàn)布在第10 層。圖13（d）中間受擾線(xiàn)布在第10層，兩邊干擾線(xiàn)布在第3層且保留長(zhǎng)Stub。

遠(yuǎn)端串?dāng)_的頻域比較如圖14 所示，與方案（a）相比，方案（b）減小了兩邊干擾信號(hào)過(guò)孔的垂直長(zhǎng)度，孔耦合減少，而且3對(duì)差分線(xiàn)不在同一層，線(xiàn)?線(xiàn)之間耦合也減小了，串?dāng)_會(huì)有很大改善。

由表3 可知，在5~30 GHz頻帶內(nèi)，方案（b）比方案（a）遠(yuǎn)端串?dāng)_改善了4~12 dB。方案（c）與（b）的區(qū)別在于（c）有多余的孔線(xiàn)耦合，（c）中受擾線(xiàn)放在第3層且背鉆，干擾線(xiàn)放在第10層，雖然孔耦合也可以減小，但是兩邊長(zhǎng)長(zhǎng)的干擾信號(hào)孔會(huì)對(duì)中間差分線(xiàn)產(chǎn)生線(xiàn)干擾。

而方案（b）中，由于干擾信號(hào)孔背鉆，受擾信號(hào)在經(jīng)過(guò)時(shí)，并沒(méi)有長(zhǎng)Stub對(duì)差分線(xiàn)的干擾。由此，方案（b）的串?dāng)_是的。如果沒(méi)有背鉆，如方案（d），雖然三對(duì)信號(hào)差分線(xiàn)不在同一層，但長(zhǎng)長(zhǎng)的Stub不僅會(huì)影響阻抗的連續(xù)性，使自身差分信號(hào)產(chǎn)生諧振，還會(huì)增大相鄰差分信號(hào)之間的串?dāng)_，甚至都不如方案（a）將信號(hào)都布置在靠近底層。

圖14 四種方案遠(yuǎn)端串?dāng)_比較

從時(shí)域仿真結(jié)果中可以得到與頻域同樣的分析結(jié)果，如圖15所示。由表3可知，四種方案的瞬態(tài)峰值噪聲，方案（b），方案（d）。因此，在今后的設(shè)計(jì)中，為避免過(guò)孔長(zhǎng)Stub對(duì)信號(hào)的干擾，差分線(xiàn)應(yīng)盡量靠近PCB板底層布線(xiàn)，多走內(nèi)部帶狀線(xiàn)。

幾對(duì)并行的差分信號(hào)可分別布置在不同信號(hào)層以降低串?dāng)_，但要注意布在淺層的信號(hào)過(guò)孔一定要背鉆。

圖15 四種方案遠(yuǎn)端串?dāng)_時(shí)域響應(yīng)比較

表3 遠(yuǎn)端串?dāng)_比較

3、實(shí)驗(yàn)結(jié)果比較與分析

通過(guò)對(duì)以上仿真結(jié)果進(jìn)行比較與分析，可以得到如下設(shè)計(jì)和優(yōu)化建議：

（1）差分信號(hào)從過(guò)孔引出時(shí)，為滿(mǎn)足等長(zhǎng)等距的要求，應(yīng)盡量采用水平對(duì)稱(chēng)的布線(xiàn)方式，以達(dá)到的傳輸性能和的共模噪聲。如果布線(xiàn)時(shí)無(wú)法做到的水平對(duì)稱(chēng)，45°轉(zhuǎn)角布線(xiàn)要優(yōu)于90°轉(zhuǎn)角布線(xiàn)。

（2）BGA封裝信號(hào)引腳布局采用正交方式，可充分降低差分對(duì)之間串?dāng)_的影響。與水平布局相比，正交布局在5~30 GHz頻帶內(nèi)串?dāng)_有5～15 dB的改善。

（3）在重要信號(hào)孔周?chē)黾拥乜赘綦x，可以在一定程度上改善串?dāng)_，但是很快就會(huì)飽和，由仿真結(jié)果可知：20 GHz以?xún)?nèi)給每一對(duì)信號(hào)孔周?chē)贾?個(gè)地孔，就可以很好的降低差分信號(hào)間的串?dāng)_，滿(mǎn)足信號(hào)完整性要求。20 GHz以上時(shí)，可在某些高速信號(hào)周?chē)贾?個(gè)隔離地孔，以改善信號(hào)之間的串?dāng)_。

（4）在選擇布線(xiàn)層時(shí)，為避免過(guò)孔長(zhǎng)Stub對(duì)信號(hào)的干擾，差分線(xiàn)應(yīng)盡量靠近PCB板底層布線(xiàn)，走內(nèi)部帶狀線(xiàn)。如果很多對(duì)差分對(duì)并行傳輸，幾對(duì)差分信號(hào)可分別布置在不同信號(hào)層以降低串?dāng)_，但要注意布在淺層的差分信號(hào)過(guò)孔一定要背鉆。

4、結(jié)論

本文通過(guò)對(duì)高速BGA封裝與PCB差分互連結(jié)構(gòu)的優(yōu)化設(shè)計(jì)，利用CST全波電磁場(chǎng)仿真軟件進(jìn)行3D建模，分別研究了差分布線(xiàn)方式、信號(hào)布局方式、信號(hào)孔/地孔比、布線(xiàn)層與過(guò)孔殘樁這四個(gè)方面對(duì)高速差分信號(hào)傳輸性能和串?dāng)_的具體影響。

時(shí)頻域仿真結(jié)果表明，所述優(yōu)化方法能夠有效改善高速差分信號(hào)傳輸性能，減小差分信號(hào)間串?dāng)_，實(shí)現(xiàn)更好的信號(hào)隔離。

為保證高速信號(hào)傳輸系統(tǒng)的信號(hào)完整性提供了重要依據(jù)，對(duì)于高速PCB設(shè)計(jì)具有一定的指導(dǎo)意義。