CMOS電路因其在在功耗、抗干擾能力方面具有不可替代的優(yōu)勢(shì)，以及在設(shè)計(jì)及制造方面具有簡(jiǎn)單易集成的優(yōu)點(diǎn)而得到廣泛應(yīng)用。如今，在大規(guī)模、超大規(guī)模集成電路特別是數(shù)字電路中早已普遍采用CMOS工藝來來進(jìn)行設(shè)計(jì)與制造。

一、CMOS門電路設(shè)計(jì)規(guī)則

靜態(tài)的CMOS電路的設(shè)計(jì)有著一定的規(guī)則，而正是這些規(guī)則使得其電路的設(shè)計(jì)變得非常簡(jiǎn)單。如圖所示，COMS電路中最主要的部分是上拉網(wǎng)絡(luò)PUN(Pull Up Net)和下拉網(wǎng)絡(luò)PDN(Pull Down Net)，這兩個(gè)網(wǎng)絡(luò)內(nèi)部結(jié)構(gòu)是對(duì)稱互補(bǔ)的，或者說是對(duì)偶的。所謂的對(duì)稱互補(bǔ)，即是指下拉網(wǎng)絡(luò)中全是NMOS，而上拉網(wǎng)絡(luò)中全是PMOS，兩者數(shù)量相同；并且，下拉網(wǎng)絡(luò)中組成“與”邏輯的MOS管，在上拉網(wǎng)絡(luò)中對(duì)應(yīng)的為“或”邏輯，在下拉網(wǎng)絡(luò)中組成“或”邏輯的MOS管，在上拉網(wǎng)絡(luò)中對(duì)應(yīng)的為“與”邏輯。由于互補(bǔ)，上拉網(wǎng)絡(luò)與下拉網(wǎng)絡(luò)不會(huì)同時(shí)導(dǎo)通。

由于結(jié)構(gòu)是互補(bǔ)對(duì)稱的，CMOS電路的功能可以由下拉網(wǎng)絡(luò)或者上拉網(wǎng)絡(luò)單獨(dú)來確定。對(duì)于下拉網(wǎng)絡(luò)，先根據(jù)各個(gè)NMOS的串并聯(lián)關(guān)系列出表達(dá)式，最后整體取反一下（取反是因?yàn)橄吕W(wǎng)絡(luò)為真時(shí)輸出是低電平0）；對(duì)于上拉網(wǎng)絡(luò)，先將各個(gè)輸入取反，再根據(jù)各個(gè)PMOS的串并聯(lián)關(guān)系寫出表達(dá)式。其中，串聯(lián)為與，并聯(lián)為或。

設(shè)計(jì)的過程則剛好反過來，先根據(jù)功能確定邏輯表達(dá)式，再選擇下拉網(wǎng)絡(luò)或者上拉網(wǎng)絡(luò)中的一個(gè)作為切入點(diǎn)，根據(jù)與或關(guān)系確定MOS管的串并聯(lián)，將其中一個(gè)網(wǎng)絡(luò)畫出來，最后根據(jù)互補(bǔ)關(guān)系畫出另外一個(gè)網(wǎng)絡(luò)。

二、CMOS異或門的設(shè)計(jì)舉例

下面以異或門為例，討論一下CMOS異或門的設(shè)計(jì)方法以及其中的一些技巧。

（1）確定功能?？梢愿鶕?jù)真值表、時(shí)序圖等來確定。下表為異或門的真值表，當(dāng)兩輸入信號(hào)相同時(shí)，輸出為低電平；輸入不同時(shí)，輸出為高電平。

（2）確定邏輯表達(dá)式。異或門的邏輯表達(dá)式:

（3）畫出下拉或上拉網(wǎng)絡(luò)。以下拉網(wǎng)絡(luò)為切入點(diǎn)，這時(shí)要先對(duì)表達(dá)式處理一下，變?yōu)槟硞€(gè)式子的非的形式，因?yàn)橄吕W(wǎng)絡(luò)算出來的表達(dá)式最后要取反一下:

這樣，就可以根據(jù)大非號(hào)下面的式子來搭建PDN電路:

如圖所示，由于A和B是與的關(guān)系，所以連接A和B的MOS管NM3和NM4要串聯(lián)，和也是如此。由于與是或的關(guān)系，所以由NM3、NM4組成的串聯(lián)和NM5和NM6組成的串聯(lián)最后要并聯(lián)在一起。至此下拉網(wǎng)絡(luò)設(shè)計(jì)完成。

（4）根據(jù)互補(bǔ)關(guān)系確定另外一個(gè)網(wǎng)絡(luò)。

這一步就比較簡(jiǎn)單了，在PDN中A和B對(duì)應(yīng)的MOS管是串聯(lián)的，那么在PUN中就變成并聯(lián)的，即PM3和PM4；和同樣；最終將兩個(gè)并聯(lián)組合串聯(lián)起來。

（5）將PDN和PUN組合起來，加上電源和地，如圖:

圖中左側(cè)是兩個(gè)反相器，用于產(chǎn)生非信號(hào)。

為了便于分析，圖中的連線都是用標(biāo)號(hào)代替的，下圖是一個(gè)完整的電路：

至此，一個(gè)完整的CMOS異或門電路設(shè)計(jì)完成。當(dāng)然，后續(xù)還會(huì)有MOS管寬長(zhǎng)比、摻雜等方面的設(shè)計(jì)，這些不在這里討論。

三、另一種設(shè)計(jì)思路

以上是根據(jù)表達(dá)式：

來進(jìn)行設(shè)計(jì)的，對(duì)上式進(jìn)行變換可以得到：

根據(jù)這個(gè)式子可以設(shè)計(jì)出與上例不同的電路：

該電路與前一種電路實(shí)現(xiàn)相同功能，只是在結(jié)構(gòu)上PUN和PDN與前一種電路互換了一下，沒有本質(zhì)上的區(qū)別。

四、優(yōu)化設(shè)計(jì)

下面介紹一種優(yōu)化設(shè)計(jì)方法。

繼續(xù)對(duì)異或門的邏輯表達(dá)式進(jìn)行變換，得到：

這里，將A與B的非作為一個(gè)整體，用一個(gè)獨(dú)立的與非門來實(shí)現(xiàn)，電路圖如圖所示：

可以看到，前面兩種電路都用了12個(gè)MOS管，而這個(gè)電路只用了10個(gè)MOS管就實(shí)現(xiàn)了異或門的功能。可別小看減下來的這兩個(gè)MOS管，在大規(guī)模集成電路設(shè)計(jì)中，這種門電路的使用是非常普遍的，若是一個(gè)系統(tǒng)中能有百十個(gè)這樣的門電路，那這種優(yōu)化在減小芯片面積和降低成本方面將會(huì)為產(chǎn)品帶來非常大的優(yōu)勢(shì)。

下面分析一下這樣優(yōu)化的原理。前兩種電路中，邏輯表達(dá)式都包含了A、B、A非、B非四種信號(hào)，但是電路的原始輸入只有A和B兩種，因此要搭建產(chǎn)生A非和B非的電路，也就是搭建兩個(gè)非門。而每個(gè)非門需要兩個(gè)MOS管，所以產(chǎn)生A非和B非需要額外的四個(gè)MOS管。加上實(shí)現(xiàn)邏輯表達(dá)式功能的8個(gè)MOS管，一共12個(gè)。

而在第三種電路中，變化邏輯表達(dá)式消去了A非和B非，用A與B的非來代替，只需額外設(shè)計(jì)一個(gè)與非門，4個(gè)MOS管。由于A與B的非作為一個(gè)信號(hào)進(jìn)行運(yùn)算，相當(dāng)于邏輯表達(dá)式中只有三個(gè)輸入，一共需要6個(gè)管子，加起來一共10個(gè)。

也就是說，在邏輯表達(dá)式中，若果能夠?qū)⑿盘?hào)合并使得輸入端出現(xiàn)盡可能少的信號(hào)種類，那么就有可能減少整個(gè)門電路的MOS管個(gè)數(shù)。
編輯：hfy