將通過(guò)五篇文章來(lái)給大家講解xilinx FPGA 使用mig IP對(duì)DDR3的讀寫(xiě)控制，旨在讓大家更快的學(xué)習(xí)和應(yīng)用DDR3。

本實(shí)驗(yàn)和工程基于Digilent的Arty Artix-35T FPGA開(kāi)發(fā)板完成。

軟件使用Vivado 2018.1。

參考工程：ddr3_test。

第五篇：mig讀寫(xiě)時(shí)序下板實(shí)現(xiàn)

1頂層文件和約束文件

ddr3_test.v

參見(jiàn)參考工程：ddr3_test。

ddr3.xdc

1. set_property PACKAGE_PIN E3 [get_ports clk]

2. set_property IOSTANDARD LVCMOS33 [get_ports clk]

3. set_property PACKAGE_PIN D9 [get_ports reset]

4. set_property PACKAGE_PIN E1 [get_ports init_calib_complete]

5. set_property IOSTANDARD LVCMOS33 [get_ports init_calib_complete]

6. set_property IOSTANDARD LVCMOS33 [get_ports reset]

2 下板實(shí)現(xiàn)讀寫(xiě)時(shí)序

1>①完成綜合和實(shí)現(xiàn)

2>下載bit文件和debug文件。

3>下載完成，查看波形。

4>將app_wdf_data數(shù)據(jù)格式改為Unsigned Decimal。

5>查看寫(xiě)時(shí)序。

6>查看讀時(shí)序。

基于xilinx mig ip對(duì)ddr3讀寫(xiě)驗(yàn)證完成。

編輯：hfy