本文提出了一種基于CAZAC序列的OFDM時頻同步方案，給出了方案各部分的FPGA實現(xiàn)框圖和硬件電路實測效果。首先利用時域同步參考符號進行分段相關得出定時估計，然后結(jié)合最大似然法進行粗小偏估計，再將同步參考符號和FFT解調(diào)變換至頻域，利用兩個符號中所填充的CAZAC序列的差異性完成整偏估計，最后使用這兩個同步參考符號進行細小偏估計。理論分析與仿真結(jié)果表明，與傳統(tǒng)方案相比，本方案定時估計性能較好，頻偏估計精度高，同時具有很好的工程實用性。

0 引言

現(xiàn)代移動通信的目標是具有更快的傳輸速率、更好的傳輸質(zhì)量、更好的頻譜效率以及更大的系統(tǒng)容量。若要在多徑、衰落等環(huán)境下實現(xiàn)上述目標，具有傳輸速率高、頻譜效率高以及抗多徑能力強等優(yōu)勢的OFDM技術成為首選[1]。存在頻偏時，OFDM各子載波間的正交性破壞引發(fā)同信道干擾，因此，同步問題已經(jīng)成為OFDM技術中主要問題之一[2]。已有大量文獻對此做了研究，主要可以分為3類：基于循環(huán)前綴的同步算法[3]、基于特殊結(jié)構(gòu)性的同步算法[4]以及基于訓練序列的同步算法[5-7]。

文獻[3]中，由于使用CP定時，存在高原區(qū)，精度不高，在多徑信道的影響下甚至不能工作；文獻[4]使用共軛對稱結(jié)構(gòu)的特殊性進行同步定時，在低信噪比下表現(xiàn)不佳，且在FPGA實現(xiàn)上較為繁瑣。文獻[5]中，利用CAZAC序列構(gòu)造的訓練序列在時域具有前后重復的結(jié)構(gòu)，同時利用PN序列進行加權(quán)，使得定時度量函數(shù)具有十分尖銳的峰值，但是PN序列加權(quán)破壞了訓練序列的前后重復性，導致其多徑信道下小數(shù)頻偏估計性能不高；文獻[6]利用兩段不同的CAZAC序列進行時域定時，同樣具有相當尖銳的峰值，但是CAZAC序列的加權(quán)操作過于繁雜，不利于在FPGA側(cè)實現(xiàn)，同時整偏估計時，CAZAC序列加權(quán)時精度的選擇直接影響結(jié)果的準確性，在多徑情況下會產(chǎn)生較大的影響；文獻[7]利用CAZAC序列良好的自相關與互相關性完成定時估計以及頻偏估計，但是在頻偏影響下，定時性能非常易受頻偏影響。

因此，本文提出一種基于CAZAC訓練序列的時頻同步方案，性能上既可以滿足要求，同時可進行工程實現(xiàn)，采用資源少，是一種可實現(xiàn)并且性能較優(yōu)的方案。

1 系統(tǒng)模型

假設N為OFDM所作FFT的點數(shù)，N_u為使用的子載波的個數(shù)[8]，Xk為傳輸?shù)恼{(diào)制符號，則作IFFT后的輸出為：

2 同步方案

2.1 訓練序列設計

CAZAC序列具有良好的自相關性和互相關性，周期為N的CAZAC序列C(k)的自相關特性是一個脈沖函數(shù)：

式中mod表示取模。而且CAZAC序列包絡恒定，峰均比低，其傅里葉變換的序列也滿足CAZAC序列的特性。因此本文取CAZAC序列作為同步訓練序列，生成式為：

式中，Nu為序列在頻域上的長度，即一個OFDM的有效子載波個數(shù)。同時取r1、r2(r1≠r2)生成兩個相同長度Nu的CAZAC序列C1(k)、C2(k)，將它們分別在頻域填充兩個訓練序列的有效子載波。同時取r3=|r2-r1|生成長度為Nu的CAZAC序列C3(k)，并且在頻域滿足C2(k)=C1(k)C3(k)。經(jīng)過OFDM調(diào)制，發(fā)送長度為2(N+Ng)的同步訓練符號，Ng為OFDM符號的CP長度。

2.2 定時同步

本文中定時同步估計利用訓練符號時域序列的自相關性，使接收到的信號與本地序列進行滑動分段相關，從而估計出定時位置。由于CAZAC序列極易受到頻偏的影響，造成定時同步估計不準確，因此采用分段共軛相關的方法克服，定時估計函數(shù)為：

其中r為接收到的信號，c為本地的定時同步訓練序列的時域數(shù)據(jù)，K為分段的個數(shù)，M為分段共軛相關的長度，滿足KM≤2(N+Ng)。

由于噪聲和多徑的影響，設定固定門限獲取定時位置有可能出現(xiàn)虛警或漏警的情況，因此本文中采用動態(tài)門限作為參考值。用當前時刻定時函數(shù)值與其前N個時刻定時函數(shù)值總體求取平均的值，作為當前時刻動態(tài)門限的基準門限值，即序列第r個數(shù)的基準門限為：

根據(jù)得出的基準門限的大小選擇相應的系數(shù)值mul，隨后得到當前的動態(tài)門限T(r)=TBase(r)·mul。門限的系數(shù)值mul由MATLAB仿真得出經(jīng)驗值。

該算法的FPGA實現(xiàn)框圖如圖1所示。為了減小算法復雜度，這里取符號位進行相關運算，ρ(k)為一常數(shù)，從而省略了歸一化的過程。

圖2給出了使用正常的同步參考符號進行相關運算與取符號位進行相關運算的對比，這里假設OFDM系統(tǒng)IFFT點數(shù)為1 024，系統(tǒng)子載波數(shù)為751。從圖中可以看出，它們的相關函數(shù)曲線性能差異并不大，但在工程實現(xiàn)中，正常序列相關函數(shù)的實現(xiàn)需要2(N+Ng)個乘法器、1個除法器；而取符號序列相關函數(shù)的實現(xiàn)則將乘法器變成了選擇器，并且省略除法器的使用，在文中，2.4、2.5節(jié)的算法均可以使用此方法。

2.3 粗小數(shù)倍頻率偏移估計

已知粗定時估計的位置，本文使用CP完成粗小數(shù)倍頻率偏移估計[3]。

式中，θ為定時位置，P(θ)代表的是OFDM符號的循環(huán)前綴與其對應位置的數(shù)據(jù)進行共軛相乘再求和的結(jié)果，εc為粗小偏估計的結(jié)果。為了保證估計到的粗小數(shù)倍頻率偏移更為精確，可使用多個OFDM符號的循環(huán)前綴進行估計求平均值的方法。該算法的FPGA實現(xiàn)框圖如圖3所示。

2.4 整數(shù)倍頻率偏移估計

根據(jù)定時的結(jié)果，將同步符號數(shù)據(jù)取出作FFT變換至頻域后得到R(k)[2]。此時由多徑影響，若粗定時定位有一定的誤差，在頻域則表現(xiàn)為連續(xù)相位的扭轉(zhuǎn)。

令R1(k)和R2(k)分別表示頻域的第一個與第二個的訓練符號，當有整數(shù)倍頻偏存在，且定時位置有θ的偏移量時，檢測出序列：

即可得到整偏值，整偏估計范圍為(-N/2，N/2)。該算法的FPGA實現(xiàn)框圖如圖4所示。

2.5 細小數(shù)倍頻率偏移估計

由訓練符號設計可知，C1(k)=C2(k)C3(k)。當定時、頻偏理想的情況下，對C2(k)進行加權(quán)，這時兩個訓練符號在頻域上一致，可以利用它們進行細小數(shù)倍頻率偏移估計。

當對第一個訓練符號補償后，F(xiàn)FT之后有如下的表達式：

其中，εf為系統(tǒng)殘留頻偏，H1(k)、H2(k)為信道頻率響應，k∈P(P為OFDM符號有效子載波集)。

假設信道是一個緩變的信道，那么對第一個訓練符號和第二個訓練符號解調(diào)之后，子載波的相關運算可以得到如下的結(jié)果：

取出上式的相位角，就可以求出在OFDM頻域某個離散導頻點上細小偏和采樣偏共同作用所造成的相位偏差因子：

由于信號經(jīng)過信道會受到各種干擾，因此任一組估計值都有誤差，為了減小這一誤差，對獲得的Nu組估計值取平均可以得到：

該算法的FPGA實現(xiàn)框圖如圖5所示。

3 仿真分析

以下通過仿真驗證這種方法在AWGN信道和多徑信道下的性能。仿真參數(shù)為：FFT點數(shù)1 024，循環(huán)前綴長度256，有效子載波數(shù)751，子載波間隔12.5 kHz。多徑信道取ITU-M.1225 Vehicle Channel B信道。AWGN信道和多徑信道的歸一化頻率偏移都取4.2。

圖6分別給出了高斯信道(圖6(a))和多徑信道(圖6(b))下本文算法與文獻[3]、文獻[4]的算法對同步定時估計方差的性能對比。測試信號為500個連續(xù)的OFDM信號幀。從圖6(a)可以看出，文獻[3]的方法在定時方面準確率不如后兩種，尤其是在低信噪比下；文獻[4]的方法由于采用了共軛對稱結(jié)構(gòu)，除在低信噪比下性能不佳外，其他的信噪比下MSE為零，具有較高的準確率；本文算法的定時估計MSE為零，性能最好。從圖6(b)可以看出，由于在多徑信道下，CP受到較大的影響，文獻[3]的方法失效；而文獻[4]的方法在低信噪比下共軛對稱結(jié)構(gòu)遭到破壞，系統(tǒng)性能不佳；本文的方法在低信噪比下具有較好的性能。

圖7分別給出了高斯信道(圖7(a))和多徑信道(圖7(b))下本文算法與文獻[5]、文獻[6]、文獻[7]的算法對載波頻偏估計方差的性能對比。由圖7(a)可見，文獻[5]、文獻[6]、文獻[7]的性能非常接近，而本文算法的性能要優(yōu)于其他3種算法，性能較好。由圖7(b)可見，文獻[6]的性能最差，出現(xiàn)了嚴重的地板效應；文獻[7]在低信噪比時會有嚴重的性能損失，這是因為它很大程度上依賴于定時位置，在多徑信道同時附加有一定的頻率偏移時，會受到嚴重的影響，到4 dB之后性能比文獻[5]要好一些；本文提出的算法性能要好于其他3種算法，因為在多徑信道中，雖然CP容易受到符號間干擾，但是本文的整偏估計利用差分的方法較其他方法可有效地抵抗多徑影響，同時利用CAZAC序列加權(quán)的方法進行細小偏估計，進一步減小了干擾的影響，提高了頻偏估計的性能。

4 FPGA實驗驗證

本文使用AD對70 MHz的中頻信號進行欠采樣，將AD輸出的數(shù)字中頻信號送入FPGA進行數(shù)字下變頻，之后對基帶數(shù)字信號進行同步解調(diào)。

圖8為系統(tǒng)在7 dB的高斯噪聲，15 kHz的載波頻偏環(huán)境時，結(jié)果采用10跳組成一幀（10 ms），每幀第一跳進行定時、粗小偏與整偏估計，剩余9跳只進行細小偏估計的方法，使用Xilinx公司提供的Chipscope嵌入式邏輯分析儀實測的同步結(jié)果。

圖8(a)中箭頭所標注的線是動態(tài)門限，另外一條則是定時估計相關函數(shù)。此時所選用的系數(shù)mul數(shù)值為2.75?？梢钥闯?，動態(tài)門限的基準值是在不斷變化的。當某一個峰值超過當前的動態(tài)門限時，開啟比較模塊，存儲并且更新超過當前動態(tài)門限的值，在之后的CP個數(shù)據(jù)時間內(nèi)將最新且超過動態(tài)門限以及之前存儲超過動態(tài)門限的值重新定位為定時位置。圖8(b)中第一行T標所標注的地方就是最后確定的定時位置。圖8(b)中，前3行分別為為同步定時脈沖、粗小偏估計結(jié)果、整偏估計結(jié)果，均是每10 ms估計一次，第4行為細小偏估計結(jié)果，第五行黑標指示的則是當前跳頻偏總和。以第3個黑標指示的頻偏總和值為例，系統(tǒng)的子載波間隔為12.5 kHz，相位控制字為12 bit，估計的頻偏為ε 與15 kHz的頻偏只相差約170 Hz，其他黑標處估計的頻偏值與實際頻偏值最大相差在210 Hz，屬于系統(tǒng)允許范圍內(nèi)。

5 結(jié)束語

本文提出了一種基于CAZAC訓練序列的時頻同步方案，給出了FPGA實現(xiàn)框圖并且基于硬件平臺給出了硬件實測結(jié)果與分析。提出的定時同步方案在多徑信道以及頻偏影響的情況下實行分段相關、符號位相乘的方法，同時使用動態(tài)門限極大地提高了定時同步的性能，并且FPGA實現(xiàn)復雜度較低；頻偏估計方案有效地利用了訓練符號差分去相位的結(jié)果，在多徑信道的情況下整偏估計的準確率有所提高，同時使用加權(quán)的方法針對訓練符號進一步細小偏估計，提高估計精度。仿真結(jié)果表明，此同步系統(tǒng)的設計可以在多徑信道以及頻偏影響的情況下很好地完成頻偏估計以及定時估計，F(xiàn)PGA實測表明本文算法可用于工程實現(xiàn)，能實現(xiàn)較為準確的同步估計。

編輯：hfy