作者： 小魚，Xilinx學(xué)術(shù)合作

一. 概述
時(shí)序邏輯示意圖，如下圖所示。數(shù)據(jù)從一個(gè)寄存器出來(lái)，經(jīng)過組合邏輯到達(dá)下一個(gè)寄存器。

在學(xué)習(xí)數(shù)字電路的過程中，我們都知道時(shí)序邏輯，但是大家對(duì)時(shí)序邏輯真的了解嗎？

（1）純組合邏輯電路的缺點(diǎn)在哪？

（3）純組合邏輯電路完成不了什么功能？

（2）為什么需要時(shí)鐘和寄存器呢？

帶著這三個(gè)疑問我們來(lái)認(rèn)識(shí)一下時(shí)序邏輯電路。

二. 同步時(shí)序邏輯電路的作用
1. 時(shí)序邏輯電路對(duì)于組合邏輯的毛刺具有容忍度，從而改善電路的時(shí)序特性。同時(shí)電路的更新由時(shí)鐘控制。

比如，在組合邏輯中當(dāng)各路信號(hào)的路徑長(zhǎng)度不一樣時(shí)那么組合邏輯的輸出就會(huì)出現(xiàn)毛刺。如下圖所示。F0和F1到達(dá)最后一個(gè)或門的路徑長(zhǎng)度不一樣，那么在F端就會(huì)出現(xiàn)毛刺。

圖片來(lái)自書籍《Verilog HDL高級(jí)數(shù)字設(shè)計(jì)》

毛刺信號(hào)如下圖影印部分所示，由于C經(jīng)過一個(gè)非門才到達(dá)下面的與門，故F1相對(duì)于F0有延遲，那么在F端就會(huì)造成毛刺，這個(gè)毛刺就是有短暫的時(shí)間輸出為0。

圖片來(lái)自書籍《Verilog HDL高級(jí)數(shù)字設(shè)計(jì)》

但是利用時(shí)序電路，數(shù)據(jù)A,B,C的觸發(fā)是在時(shí)鐘沿，輸出信號(hào)F也是在時(shí)鐘沿去采，而這個(gè)時(shí)鐘沿到來(lái)的時(shí)間是在F輸出穩(wěn)定之后，故對(duì)電路的毛刺具有容忍度。如下圖，可以看到最后寄存器的輸出O就不存在毛刺。

這個(gè)特性使得在時(shí)序邏輯電路里面，電路的輸出被采集到寄存器里面，并送往下一級(jí)電路的時(shí)候都是確定的而且是準(zhǔn)確的，從而整體電路都是隨著時(shí)鐘沿在更新。

2. 純組合邏輯只能由當(dāng)前輸入決定當(dāng)前輸出，而不能實(shí)現(xiàn)帶反饋的邏輯，如下圖所示，這樣的話，你的電路就會(huì)陷入死循環(huán)而無(wú)法使用。

比如做一個(gè)計(jì)數(shù)器，如果我們用如下的組合邏輯的方式描述就會(huì)出問題。

而這種帶反饋的邏輯，必須要通過寄存器把輸出暫存起來(lái)，再由時(shí)鐘沿去控制數(shù)據(jù)的反饋更新，這樣電路才有意義。

故計(jì)數(shù)器的正確描述方式如下。

編輯：hfy