亞穩(wěn)態(tài)概述

01亞穩(wěn)態(tài)發(fā)生原因

在 FPGA 系統(tǒng)中，如果數(shù)據(jù)傳輸中不滿(mǎn)足觸發(fā)器的 Tsu 和 Th 不滿(mǎn)足，或者復(fù)位過(guò)程中復(fù)位信號(hào)的釋放相對(duì)于有效時(shí)鐘沿的恢復(fù)時(shí)間（recovery time）不滿(mǎn)足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器輸出端 Q 在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間處于不確定的狀態(tài)，在這段時(shí)間里 Q 端在 0 和 1 之間處于振蕩狀態(tài)，而不是等于數(shù)據(jù)輸入端 D 的值。這段時(shí)間稱(chēng)為決斷時(shí)間（resolution time）。經(jīng)過(guò) resolution time 之后 Q 端將穩(wěn)定到 0 或 1 上，但是穩(wěn)定到 0 或者 1，是隨機(jī)的，與輸入沒(méi)有必然的關(guān)系。

02 亞穩(wěn)態(tài)發(fā)生場(chǎng)合

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無(wú)法避免的，亞穩(wěn)態(tài)主要發(fā)生在異步信號(hào)檢測(cè)、跨時(shí)鐘域信號(hào)傳輸以及復(fù)位電路等常用設(shè)計(jì)中。

03 亞穩(wěn)態(tài)危害

由于產(chǎn)生亞穩(wěn)態(tài)后，寄存器Q 端輸出在穩(wěn)定下來(lái)之前可能是毛刺、振蕩、固定的某一電壓值。在信號(hào)傳輸中產(chǎn)生亞穩(wěn)態(tài)就會(huì)導(dǎo)致與其相連其他數(shù)字部件將其作出不同的判斷，有的判斷到“1”有的判斷到“0”，有的也進(jìn)入了亞穩(wěn)態(tài)，數(shù)字部件就會(huì)邏輯混亂。在復(fù)位電路中產(chǎn)生亞穩(wěn)態(tài)可能會(huì)導(dǎo)致復(fù)位失敗。怎么降低亞穩(wěn)態(tài)發(fā)生的概率成了FPGA設(shè)計(jì)需要重視的一個(gè)注意事項(xiàng)。

理論分析

01 信號(hào)傳輸中的亞穩(wěn)態(tài)

在同步系統(tǒng)中，輸入信號(hào)總是系統(tǒng)時(shí)鐘同步，能夠達(dá)到寄存器的時(shí)序要求，所以亞穩(wěn)態(tài)不會(huì)發(fā)生。亞穩(wěn)態(tài)問(wèn)題通常發(fā)生在一些跨時(shí)鐘域信號(hào)傳輸以及異步信號(hào)采集上。

它們發(fā)生的原因如下：

在跨時(shí)鐘域信號(hào)傳輸時(shí)，由于源寄存器時(shí)鐘和目的寄存器時(shí)鐘相移未知，所以源寄存器數(shù)據(jù)發(fā)出數(shù)據(jù)，數(shù)據(jù)可能在任何時(shí)間到達(dá)異步時(shí)鐘域的目的寄存器，所以無(wú)法保證滿(mǎn)足目的寄存器 Tsu 和 Th 的要求；

在異步信號(hào)采集中，由于異步信號(hào)可以在任意時(shí)間點(diǎn)到達(dá)目的寄存器，所以也無(wú)法保證滿(mǎn)足目的寄存器 Tsu 和 Th 的要求；

當(dāng)數(shù)據(jù)在目的寄存器 Tsu-Th 時(shí)間窗口發(fā)生變化，也即當(dāng)數(shù)據(jù)的建立時(shí)間或者保持時(shí)間不滿(mǎn)足時(shí)，就可能發(fā)生亞穩(wěn)態(tài)現(xiàn)象。如圖 3.1 所示。

圖 3.1 亞穩(wěn)態(tài)產(chǎn)生示意圖

由圖可知，當(dāng)產(chǎn)生亞穩(wěn)態(tài)后 Tco 時(shí)間后會(huì)有 Tmet（決斷時(shí)間）的振蕩時(shí)間段，當(dāng)振蕩結(jié)束回到穩(wěn)定狀態(tài)時(shí)為“0”或者“1”，這個(gè)是隨機(jī)的。因此，會(huì)對(duì)后續(xù)電路判斷造成影響。

02 復(fù)位電路的亞穩(wěn)態(tài)

（1）異步復(fù)位電路

在復(fù)位電路設(shè)計(jì)中，復(fù)位信號(hào)基本都是異步的，常用異步復(fù)位電路 Verilog 描述如下：

always @(posedge clk or negedge rst_n)
begin
if(!rst_n) a <= 1’b0;
else a <= b;
end

綜合出來(lái)復(fù)位電路模型如圖 3.2 所示：

圖 3.2 異步復(fù)位電路模型

如圖 3.3 所示，為復(fù)位電路復(fù)位時(shí)序圖。如果異步復(fù)位信號(hào)的撤銷(xiāo)時(shí)間在 Trecovery（恢復(fù)時(shí)間）和 Tremoval（移除時(shí)間）之內(nèi)，那勢(shì)必造成亞穩(wěn)態(tài)的產(chǎn)生，輸出在時(shí)鐘邊沿的 Tco 后會(huì)產(chǎn)生振蕩，振蕩時(shí)間為 Tmet（決斷時(shí)間），最終穩(wěn)定到“0”或者“1”，就會(huì)可能造成復(fù)位失敗。

圖 3.3 異步復(fù)位時(shí)序

（2）同步復(fù)位電路

在復(fù)位電路中，由于復(fù)位信號(hào)是異步的，因此，有些設(shè)計(jì)采用同步復(fù)位電路進(jìn)行復(fù)位，并且絕大多數(shù)資料對(duì)于同步復(fù)位電路都認(rèn)為不會(huì)發(fā)生亞穩(wěn)態(tài)，其實(shí)不然，同步電路也會(huì)發(fā)生亞穩(wěn)態(tài)，只是幾率小于異步復(fù)位電路。

如下面 verilog 代碼對(duì)同步復(fù)位電路的描述：

always @(posedge clk)
begin
if(!rst_n) a <= 1’b0;
else a <= b;
end

綜合出硬件電路如圖 3.4 所示。

圖 3.4 同步復(fù)位電路

在此，我們不討論同步復(fù)位的消耗資源問(wèn)題，只討論同步復(fù)位的亞穩(wěn)態(tài)產(chǎn)生情況。

當(dāng)輸入端 Din 為高電平，而且復(fù)位信號(hào)的撤銷(xiāo)時(shí)間在 clk 的 Tsu 和 Th 內(nèi)時(shí)候，亞穩(wěn)態(tài)就隨之產(chǎn)生了。如圖 3.5 時(shí)序所示，當(dāng)復(fù)位撤銷(xiāo)時(shí)間在 clk 的 Tsu 和 Th 內(nèi)，輸入數(shù)據(jù)為“1”，通過(guò)和輸入數(shù)據(jù)相與后的數(shù)據(jù)也在 clk 的 Tsu 和 Th 內(nèi)，因此，勢(shì)必會(huì)造成類(lèi)似異步信號(hào)采集的亞穩(wěn)態(tài)情況。

圖 3.5 同步復(fù)位電路時(shí)序圖

03 亞穩(wěn)態(tài)產(chǎn)生概率以及串?dāng)_概率

在實(shí)際的FPGA電路設(shè)計(jì)中，常常人們想的是怎么減少亞穩(wěn)態(tài)對(duì)系統(tǒng)的影響，很少有人考慮怎么才能減少亞穩(wěn)態(tài)發(fā)生幾率，以及亞穩(wěn)態(tài)串?dāng)_的概率問(wèn)題。

（1）亞穩(wěn)態(tài)發(fā)生概率

由上面分析得知，系統(tǒng)亞穩(wěn)態(tài)發(fā)生的都是由于 clk 的 Tsu 和 Th 不滿(mǎn)足，又或者是復(fù)位信號(hào)的移除和恢復(fù)時(shí)間不滿(mǎn)足。常用 FPGA 器件的 Tsu+Th 約等于 1ns，復(fù)位移除和恢復(fù)時(shí)間相加約等于 1ns。

當(dāng)異步信號(hào)不是一組數(shù)據(jù)，或者信號(hào)量較少，那就需要對(duì)異步信號(hào)進(jìn)行同步處理，例如對(duì)一個(gè)異步脈沖信號(hào)進(jìn)行采集，只要脈沖信號(hào)變化發(fā)生在時(shí)鐘 Tsu 和 Th 窗口內(nèi)，那就很可能會(huì)產(chǎn)生亞穩(wěn)態(tài)，亞穩(wěn)態(tài)產(chǎn)生的概率大概為：

概率=(建立時(shí)間+保持時(shí)間)/ 采集時(shí)鐘周期

（公式 3-1）

由公式 3-1 可以看出，隨著 clk 頻率的增加，亞穩(wěn)態(tài)發(fā)生的幾率是增加的。

例如，為系統(tǒng)采用 100M 時(shí)鐘對(duì)一個(gè)外部信號(hào)進(jìn)行采集，采集時(shí)鐘周期為 10ns，那采集產(chǎn)生亞穩(wěn)態(tài)的概率為：1ns/10ns=10%

同理采用 300M 時(shí)鐘對(duì)一個(gè)外部信號(hào)進(jìn)行采集，那產(chǎn)生亞穩(wěn)態(tài)的概率為：1ns/3.3ns=30%

如果采用三相相位差為 120°的時(shí)鐘對(duì)一個(gè)外部信號(hào)進(jìn)行采集，那產(chǎn)生亞穩(wěn)態(tài)的概率接近 90%

所以在異步信號(hào)采集過(guò)程中，要想減少亞穩(wěn)態(tài)發(fā)生的概率：

降低系統(tǒng)工作時(shí)鐘，增大系統(tǒng)周期，亞穩(wěn)態(tài)概率就會(huì)減??；

采用工藝更好的 FPGA，也就是 Tsu 和 Th 時(shí)間較小的 FPGA 器件、

（2）亞穩(wěn)態(tài)的串?dāng)_概率

使用異步信號(hào)進(jìn)行使用的時(shí)候，好的設(shè)計(jì)都會(huì)對(duì)異步信號(hào)進(jìn)行同步處理，同步一般采用多級(jí) D 觸發(fā)器級(jí)聯(lián)處理，如圖 3.6 所示，采用三級(jí) D 觸發(fā)器對(duì)異步信號(hào)進(jìn)行同步處理。

圖 3.6 三級(jí)寄存器同步

這種模型大部分資料都說(shuō)的是第一級(jí)寄存器產(chǎn)生亞穩(wěn)態(tài)后，第二級(jí)寄存器穩(wěn)定輸出概率為 90%，第三極寄存器穩(wěn)定輸出的概率為 99%，如果亞穩(wěn)態(tài)跟隨電路一直傳遞下去，那就會(huì)另自我修護(hù)能力較弱的系統(tǒng)直接崩潰。接下來(lái)我們分析這種串?dāng)_的概率問(wèn)題。

如圖 3.7 所示為一個(gè)正常第一級(jí)寄存器發(fā)生了亞穩(wěn)態(tài)，第二級(jí)、第三極寄存器消除亞穩(wěn)態(tài)時(shí)序模型。

圖 3.7 三級(jí)寄存器消除亞穩(wěn)態(tài)

由上圖可以看出，當(dāng)?shù)谝粋€(gè)寄存器發(fā)生亞穩(wěn)態(tài)后，經(jīng)過(guò) Tmet 的振蕩穩(wěn)定后，第二級(jí)寄存器能采集到一個(gè)穩(wěn)定的值。但是為什么第二級(jí)寄存器還是可能會(huì)產(chǎn)生亞穩(wěn)態(tài)呢？

由于振蕩時(shí)間 Tmet 是受到很多因素影響的，所以 Tmet 時(shí)間又長(zhǎng)有短，所以當(dāng) Tmet 時(shí)間長(zhǎng)到大于一個(gè)采集周期后，那第二級(jí)寄存器就會(huì)采集到亞穩(wěn)態(tài)。如圖 3.8 所示。

圖 3.8 二級(jí)寄存器亞穩(wěn)態(tài)

由上圖可知，第二級(jí)也是一個(gè)亞穩(wěn)態(tài)，所以在這種情況下，亞穩(wěn)態(tài)產(chǎn)生了串?dāng)_，從第一級(jí)寄存器傳到了第二級(jí)寄存器，同樣也可能從第二級(jí)寄存器串?dāng)_到第三級(jí)寄存器。這樣會(huì)讓設(shè)計(jì)邏輯判斷出錯(cuò)，產(chǎn)生亞穩(wěn)態(tài)傳輸，可能導(dǎo)致系統(tǒng)死機(jī)奔潰。

（3）亞穩(wěn)態(tài)振蕩時(shí)間 Tmet

亞穩(wěn)態(tài)震蕩時(shí)間 Tmet 關(guān)系到后級(jí)寄存器的采集穩(wěn)定問(wèn)題，Tmet 影響因素包括：器件的生產(chǎn)工藝、溫度、環(huán)境以及寄存器采集到亞穩(wěn)態(tài)離穩(wěn)定態(tài)的時(shí)刻等。甚至某些特定條件，如干擾、輻射等都會(huì)造成 Tmet 增長(zhǎng)。

消除亞穩(wěn)態(tài)的辦法

有亞穩(wěn)態(tài)產(chǎn)生，我們就要對(duì)亞穩(wěn)態(tài)進(jìn)行消除，常用對(duì)亞穩(wěn)態(tài)消除有三種方式：

對(duì)異步信號(hào)進(jìn)行同步處理；

采用 FIFO 對(duì)跨時(shí)鐘域數(shù)據(jù)通信進(jìn)行緩沖設(shè)計(jì)；

對(duì)復(fù)位電路采用異步復(fù)位、同步釋放方式處理。

01 對(duì)異步信號(hào)進(jìn)行同步提取邊沿

在異步通信或者跨時(shí)鐘域通信過(guò)程中，最常用的就是對(duì)異步信號(hào)進(jìn)行同步提取邊沿處理。對(duì)一個(gè)異步信號(hào)進(jìn)行提取上升沿通常采用程序清單 4.1 所示。

程序清單 4.1 雙極寄存器提取邊沿

input sig_nsyn;
wire sig_nsyn_p;
reg[1:0] sig_nsyn_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) sig_nsyn_r <= 2’d0;
else sig_nsyn_r <= { sig_nsyn_r [0], sig_nsyn };
end
assign sig_nsyn_p = sig_nsyn_r[0] & ~sig_nsyn_r[1];

這種邊沿提取方式對(duì)于一個(gè)穩(wěn)定的系統(tǒng)是不合適的，例如：當(dāng)?shù)谝患?jí)寄存器采集到亞穩(wěn)態(tài)，那勢(shì)必造成 sig_nsyn_p 輸出亞穩(wěn)態(tài)，這樣就會(huì)對(duì)采用 sig_nsyn_p 的信號(hào)進(jìn)行判斷的電路造成影響，甚至判斷出錯(cuò)誤的值。

根據(jù) 3.3.1 小節(jié)的亞穩(wěn)態(tài)產(chǎn)生概率，如果在 100M 時(shí)種下那第一級(jí)寄存器產(chǎn)生亞穩(wěn)態(tài)的概率約為 10%，隨著系統(tǒng)采集頻率升高，那產(chǎn)生亞穩(wěn)態(tài)的概率也會(huì)隨之上升。因此，在進(jìn)行異步信號(hào)跨頻提取邊沿時(shí)候，一般采用多進(jìn)行一級(jí)寄存器消除亞穩(wěn)態(tài)，可能在系統(tǒng)穩(wěn)定性要求高的情況下，采用更多級(jí)寄存器來(lái)消除亞穩(wěn)態(tài)，如程序清單 4.2 所示，即為采用 4 級(jí)寄存器消除亞穩(wěn)態(tài)，相應(yīng)的邊沿信號(hào)產(chǎn)生的時(shí)間就晚了兩個(gè)時(shí)鐘周期。

程序清單 4.2 多級(jí)寄存器提取邊沿信號(hào)

input sig_nsyn;
wire sig_nsyn_p;
reg[3:0] sig_nsyn_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) sig_nsyn_r <= 2’d0;
else sig_nsyn_r <= { sig_nsyn_r [2::0], sig_nsyn };
end
assign sig_nsyn_p = sig_nsyn_r[2] & ~sig_nsyn_r[3];

02FIFO 進(jìn)行異步跨頻數(shù)據(jù)處理

當(dāng)數(shù)據(jù)流從一個(gè)時(shí)鐘域到另一個(gè)時(shí)鐘域的時(shí)候，絕大多數(shù)情況下都采用 FIFO 來(lái)作為中間緩沖，采用雙時(shí)鐘對(duì)數(shù)據(jù)緩沖，就可以避免亞穩(wěn)態(tài)的發(fā)生。

03 異步復(fù)位，同步釋放

對(duì)于復(fù)位情況下的亞穩(wěn)態(tài)，常常是由于恢復(fù)時(shí)間和移除時(shí)鐘不滿(mǎn)足造成的，因此，最常用的處理方式是采用異步復(fù)位、同步釋放。常用電路模型如所示。采用第二級(jí)寄存器輸出作為全局復(fù)位信號(hào)輸出。

程序清單 4.3 異步復(fù)位處理

wire sys_rst_n;
reg [1:0] rst_r;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n) rst_r <= 2’d0;
else rst_r <= {rst_r[0], 1’b1};
end
assign sys_rst_n = rst_r[1];

通過(guò)上面三種方式處理異步信號(hào)、異步數(shù)據(jù)、以及異步復(fù)位可有效的提高系統(tǒng)的穩(wěn)定性。減少亞穩(wěn)態(tài)的產(chǎn)生。

責(zé)任編輯：xj

原文標(biāo)題：詳解 | FPGA中復(fù)位電路產(chǎn)生亞穩(wěn)態(tài)的原因

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