Vivado中電路結(jié)構(gòu)的網(wǎng)表描述
我們都知道FPGA的實(shí)現(xiàn)過程分為2步：分析綜合與布局布線后就可以產(chǎn)生目標(biāo)文件，這兩個步驟中間有個非常重要的文件，那就是-網(wǎng)表。 下圖是Vivado中網(wǎng)表列表示例：
Vivado中網(wǎng)表列表示例 在vivado集成環(huán)境中，網(wǎng)表時對設(shè)計(jì)的描述，如網(wǎng)表由單元（cell）、引腳（pin）、端口（port）和網(wǎng)絡(luò)（Net）構(gòu)成。下圖是一個電路的網(wǎng)表結(jié)構(gòu)：
電路的網(wǎng)表結(jié)構(gòu)
（1）單元是設(shè)計(jì)單元
1、設(shè)計(jì)模塊（Verilog HDL）/實(shí)體（VHDL）。
2、元件庫中的基本元素（Basic Elements ，BLEs）實(shí)例。如LUT、FF、DSP、RAM等。
3、硬件功能的類屬表示。
4、黑盒。
（2）引腳是單元上的連接點(diǎn)
（3）端口是設(shè)計(jì)的頂層端口
（4）網(wǎng)絡(luò)用于實(shí)現(xiàn)引腳之間，以及引腳到端口的連接。
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原文標(biāo)題：【Vivado那些事】Vivado中電路結(jié)構(gòu)的網(wǎng)表描述
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