采用SystemVerilog進行仿真則更容易生成隨機數(shù)，而且對隨機數(shù)具有更強的可控性。對于隨機變量，在SystemVerilog中可通過rand或randc加數(shù)據(jù)類型的方式定義。rand表明該變量為隨機變量，且在指定范圍內(nèi)服從均勻分布；randc是在rand的基礎(chǔ)上要求當生成的隨機數(shù)已經(jīng)在指定范圍內(nèi)完成一次遍歷之后，將重復(fù)遍歷，c為cyclic（循環(huán)）。聲明隨機變量后，需要通過constraint限定隨機數(shù)需要滿足的條件。這些都需要在class中聲明。

案例1：用小于號《 大于號 》 小于等于號 《= 大于等于號》=創(chuàng)建限定條件

代碼如下圖所示。代碼第6行限定了a0必須小于3，第7行限定了a1必須大于2且小于7。注意，這4個關(guān)系運算符不能連寫，如代碼第8行是不合法的。代碼第16行對class實例化，代碼第20行為class對象分配內(nèi)存空間并完成class對象的初始化。代碼第22行用于判定隨機數(shù)是否成功生成，若成功則返回1，否則返回0。

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