在本文中，我們將探討差分信號的優(yōu)勢以及這些優(yōu)勢如何對您的高速設(shè)計產(chǎn)生積極影響。

TTL、CMOS 以及其更低電壓的同類 LVTTL 與 LVCMOS 等單端信號都是數(shù)字電路設(shè)計中的常用技術(shù)。然而，使用這些類型的信號發(fā)送技術(shù)有一些不足，其最終會限制高速設(shè)計。由于不同接地電勢和高壓擺率，單端信號在遠(yuǎn)距離通信時運行非常吃力。針對每個信號在正負(fù)電軌間切換的單端驅(qū)動器需要一個高 ΔV/Δt，這就意味著您需要各種負(fù)載的電流 （I = CΔV/Δt）。因此，軌至軌信號（大 ΔV）的局限性就顯而易見了：需要更多的電源來實現(xiàn)更短的轉(zhuǎn)換時間（更小的 Δt）。那么我們應(yīng)如何圍繞數(shù)字設(shè)計獲得高速信號，并避免單端信號的損耗呢？實施差分信號！

差分系統(tǒng)一般是三導(dǎo)線系統(tǒng)（也可能更多），包含非反相信號、反相信號以及接地參考。在理想情況的差分系統(tǒng)中，V+ = -V- 和 |I+| = |I-| 可產(chǎn)生平衡的信號。在平衡差分拓?fù)渲?，兩根?dǎo)線緊密耦合在一起，凈接地電流 （IGND-） 等于零。在系統(tǒng)中實施差分信號拓?fù)溆懈鞣N優(yōu)勢，包括更高的信號發(fā)送速率、高共模噪聲抗擾度以及更低的功耗等。

采用差分信號，升降時間大體會比單端信號短，因此在當(dāng)前通信系統(tǒng)中 10 Gbps 以上數(shù)據(jù)速率已成為一個可實現(xiàn)的標(biāo)準(zhǔn)。更小的信號擺幅可使系統(tǒng)整體功率預(yù)算降低。LVPECL 和 CML 差分信號具有更高的輸出電壓擺幅，因此功耗比 LVDS 及 M-LVDS 信號略高。

差分信號傳輸?shù)牡诙€優(yōu)勢在于共模噪聲抗擾度。由于差分信號由幅值相等、極性相反的正負(fù)信號組成，因此耦合到傳輸信號上的任何共模噪聲都會被其詢問所抵消。這絕對是巨大的系統(tǒng)優(yōu)勢，因為很可能會有一些開關(guān)穩(wěn)壓器連接至電源及接地面板，其只是在等待將其能量耦合到您清潔的信號上。這可能開始覺得不算什么，但您很快會發(fā)現(xiàn)當(dāng)嚴(yán)格的抖動預(yù)算對設(shè)計至關(guān)重要時，每微微秒都非常關(guān)鍵！

下表是最常見差分信號拓?fù)涞恼?，其因功耗、性能及?yīng)用領(lǐng)域的不同而不同：

一個優(yōu)異的差分信號應(yīng)用實例是將單端 VCO 輸出連接至需要差分 LVDS 時鐘輸入的 FPGA 或串行解串器。為避免因滿足這一需求而破壞原本已非常穩(wěn)定的系統(tǒng)時鐘架構(gòu)，您可實施一款器件（如 SN65LVDS1 單路 VDS 發(fā)送器等）來執(zhí)行 VCO 與終端器件之間的單端至差分信號轉(zhuǎn)換。SN65LVDS1 采用 2.4V 或更高電源電壓運行，理想適用于沒有 3.3V 電軌的低功耗應(yīng)用。

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