Q1

關(guān)于DFX的問題: 正在嘗試為Xilinx Github下的PYNQ_Composable_Pipeline工程的PR_0區(qū)域添加新的RM（Reconfigurable Module），讓這個動態(tài)函數(shù)區(qū)域支持更多函數(shù)，但是在implement這個config對應(yīng)的的child_2_impl_1時遇到了以下報錯：

[Netlist 29-77] Could not replace (cell 'pr_0_dilate_erode_bb', library 'work_pr_0_pr_0_99', file 'NOFILE') with (cell 'pr_0_test_fifo', library 'work', file 'pr_0_test_fifo.edf') because of a port interface mismatch; 100 ports are missing on the replacing cell. 5 of the missing ports are: 's_axi_control1_arready' 's_axi_control1_arvalid' 's_axi_control1_awready' 'stream_in1_tlast[0]' 'stream_out1_tlast[0]'.

Resolution: Modify RTL to reference correct ports from the netlist

但沒能找到在Block Diagram的PR中添加新的.bd文件作為RM的教程或案例。

錯誤流程：

pr_0_dilate_erode.bd是工程原本含有的RM

pr_0_test_fifo.bd是新添加的RM

在make原始工程后進行了以下操作：

新建了pr_0_test_fifo.bd

將pr_0_dilate_erode.bd的接口復(fù)制到了pr_0_test_fifo.bd中

仿照pr_0_dilate_erode.bd一樣在pr_0_test_fifo.bd中放置了兩個IP并完成連線

仿照pr_0_dilate_erode.bd配置各口的時鐘、分配bd地址，validate與save bd_design

在DFX wizard中添加pr_0_test_fifo為RM與完成其他配置

在運行對應(yīng)的child_2_impl_1后，pr_0_test_fifo_synth_1、synth_1與impl_1正常，但在child_2_impl_1處出現(xiàn)上述錯誤。

A:建議按以下步驟操作，可以參考一下:

1. 從"Partition Definitions" Tab 打開已有RM的BD

2. 執(zhí)行"write_bd_tcl bd.tcl", 從生成的bd.tcl中直接copy接口相關(guān)的內(nèi)容到新建的BD中，同時自己在新BD中做Block連接

3. 從DFX Wizard中為RP創(chuàng)建新的RM，內(nèi)容就是新建的BD，也可以參考以下命令:

create_reconfig_module -name $pr_0_hongh -partition_def pr_0 -define_from $pr_0_hongh

4. 設(shè)置新的Configuration，執(zhí)行這個child run的impl

審核編輯 ：李倩