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如何用AI來(lái)寫(xiě)Verilog代碼?

傅里葉的貓 ? 來(lái)源:傅里葉的貓 ? 作者:傅里葉的貓 ? 2022-12-09 09:45 ? 次閱讀
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最近ChatGPT大火,成功破圈,到底是什么?怎么使用?

簡(jiǎn)單說(shuō),它是一個(gè)模型,一個(gè)語(yǔ)言模型!

它是以對(duì)話方式與人進(jìn)行交互的AI語(yǔ)言模型!

但它能做的事情太多了,可以用它來(lái)寫(xiě)一封請(qǐng)假郵件:

ca08b8de-7761-11ed-8abf-dac502259ad0.pngimage-20221208210153673

還有人用它來(lái)學(xué)英語(yǔ)、向它提各種問(wèn)題,甚至可以用它來(lái)寫(xiě)程序,很多軟件工程師都嘗試過(guò)用它來(lái)寫(xiě)PythonJava編程語(yǔ)言,這里我們就不再嘗試了。

作為FPGA工程師,我們肯定想讓它幫我們寫(xiě)Verilog!看看效果怎么樣?

ca214c5a-7761-11ed-8abf-dac502259ad0.pngimage-20221208210533770

在代碼后面甚至還有解釋?zhuān)?/p> ca3e4c42-7761-11ed-8abf-dac502259ad0.pngimage-20221208210631379

完整代碼如下:

//UARTReceiverModule
moduleuart_rx(
inputclk,
inputrx,
outputregrx_done,
outputreg[7:0]rx_data
);

//FSMstates
localparam[1:0]
IDLE=2'b00,
START=2'b01,
DATA=2'b10,
STOP=2'b11;

reg[1:0]state,next_state;
reg[3:0]bit_count;
reg[7:0]rx_shift_reg;

//Initializeoutputs
always@*begin
rx_done=0;
rx_data=0;
end

//Statetransitionlogic
always@(posedgeclk)begin
state<=?next_state;
end

//Statetransitionfunction
always@*begin
case(state)
IDLE:begin
if(rx)next_state=START;
elsenext_state=IDLE;
end
START:begin
if(rx)next_state=DATA;
elsenext_state=IDLE;
end
DATA:begin
if(bit_count==0)next_state=STOP;
elseif(rx)next_state=DATA;
elsenext_state=IDLE;
end
STOP:begin
if(rx)next_state=IDLE;
elsenext_state=STOP;
end
endcase
end

//Outputlogic
always@*begin
case(state)
IDLE:begin
bit_count=4;
rx_shift_reg=0;
end
START:begin
bit_count=3;
end
DATA:begin
bit_count=bit_count-1;
rx_shift_reg={rx_shift_reg[6:0],rx};
end
STOP:begin
rx_done=1;
rx_data=rx_shift_reg;
end
endcase
end

endmodule

雖然沒(méi)有驗(yàn)證這個(gè)功能是否正確,但這個(gè)代碼的邏輯看起來(lái)應(yīng)該是沒(méi)有錯(cuò)的。

于是又嘗試讓它寫(xiě)一個(gè)信號(hào)處理方向的:FIR抽取濾波器

ca5a0af4-7761-11ed-8abf-dac502259ad0.png

再寫(xiě)個(gè)稍微復(fù)雜一點(diǎn)但仍然是標(biāo)準(zhǔn)的協(xié)議:apb轉(zhuǎn)axi-lite的bridge。

ca7b0cd6-7761-11ed-8abf-dac502259ad0.png

完整代碼很長(zhǎng),我也并沒(méi)有驗(yàn)過(guò),但大概看下來(lái),功能基本都有。

對(duì)于過(guò)于復(fù)雜的,就無(wú)能為力了,比如:以太網(wǎng)協(xié)議棧。

但有個(gè)更有意思的現(xiàn)象,當(dāng)我第一次讓它寫(xiě)以太網(wǎng)協(xié)議棧時(shí),它提示太難了,寫(xiě)不出來(lái)。

把對(duì)話復(fù)位后,再讓它寫(xiě),它就會(huì)寫(xiě)一個(gè)大概的module,里面只有些接口,后面又復(fù)位對(duì)話后再重新讓它寫(xiě)了,寫(xiě)出來(lái)的程序就更多了。

說(shuō)明它的學(xué)習(xí)能力一直在增長(zhǎng)。

可能現(xiàn)在它的功能還并不是很完善,但作為工程師,看到這么強(qiáng)大的功能,不禁有些感慨,我們的核心競(jìng)爭(zhēng)力是什么?如果真的有一天,AI可以幫我們寫(xiě)代碼了,我們?cè)撊プ鍪裁矗?/p>

(抖個(gè)機(jī)靈:是不是到時(shí)候只需要驗(yàn)證工程師了?)

最后補(bǔ)充一點(diǎn),這個(gè)網(wǎng)站的注冊(cè)是需要一個(gè)國(guó)外的手機(jī)號(hào),可能很多人弄不到,所以,如果你有什么有趣的功能想嘗試,可以跟我聯(lián)系,我來(lái)幫你試。


審核編輯 :李倩


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原文標(biāo)題:如何用AI來(lái)寫(xiě)Verilog代碼?

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