一、寫在文前

目前對于DDR4、DDR5等并行信號，信號速率越來越高，電源性能要求也越來越高，今天我們就來看看電源噪聲對信號質(zhì)量的影響；

先來看下面的一組DQ 信號，信號速率為2400Mbps，眼圖如下：

從眼圖來看，還是不錯的，但是現(xiàn)在對于DDR信號而言，除了信號單通道的影響外，還有一些其他影響，比如臨近線的串?dāng)_，在上圖信號的基礎(chǔ)上，增加了一個臨近線的串?dāng)_，眼圖如下：

可以看到，眼圖惡化了不少，上面這只是其中一條表層微帶線的影響，平行走線為400mil，線間距為2*w（中心距）；

當(dāng)然這不是本文的重點，本文的重點是討論一下電源對信號的影響；

二、DDR4-2400信號電源聯(lián)合仿真

為了對比，我們設(shè)計了兩組電源系統(tǒng)（以下用PDN1、PDN2代替），包含了DIE_model、PKG、PCB以及VRM的RL等效模型；其各自的PDN阻抗曲線對比如下：

可以很明顯看出，PDN1的阻抗曲線在15MHz和50MHz處有較大諧振，阻抗值已經(jīng)達到了0.1Ohm，而PDN2的阻抗則比較平坦，且都保持在0.01Ohm以下；

對于PDN1的電源系統(tǒng)，很容易產(chǎn)生比較大的噪聲，而DDR4這種多端口并行鏈路很容易產(chǎn)生同步跳變電流，從而作用在PDN1這樣的系統(tǒng)中，進而產(chǎn)生電源噪聲，影響芯片電路和信號；

我們用下圖的脈沖電流加載PDN1和PDN2的die端，觀察噪聲情況：

可以看到兩個電源系統(tǒng)產(chǎn)生的噪聲差異非常大，PDN1的噪聲更大；

兩個系統(tǒng)的Q值比較如下：

可以看到 ，PDN1系統(tǒng)的阻抗值不僅大，而且Q值非常高；

下面我們在power-aware當(dāng)中實際跑一下信號、電源的聯(lián)合仿真，來看一下電源對信號的影響，我們運行的DDR4為2400Mbps、64bit、8顆mem芯片；

在沒有考慮電源的影響時，眼圖如下：

可以看到，控制器和DDR芯片的電源是恒定的1.2V，此時眼圖還算比較干凈，和之前我們仿真的有一個臨近線串?dāng)_的眼圖基本一致；

接下來看一下在PDN1系統(tǒng)下的信號質(zhì)量：

可以看到，此時，電源已不再是恒定的1.2V，而是有了噪聲，而此時的DQ眼圖也變差很多；

我們?yōu)榱藢Ρ?，再在PDN2上面運行，結(jié)果如下：

無論是電源噪聲，還是眼圖質(zhì)量都是比PDN1要好的，可見電源對于信號的影響是非常大的，尤其對于DDR這么多的并行端口同時反轉(zhuǎn)時導(dǎo)致的SSO，而且DDR信號本身的敏感度也在提升，所以單純的考慮信號本身的影響已經(jīng)不夠謹(jǐn)慎。

審核編輯：劉清