碳化硅（SiC）的性能潛力是毋庸置疑的，但設(shè)計者必須掌握一個關(guān)鍵的挑戰(zhàn)：確定哪種設(shè)計方法能夠在其應(yīng)用中取得最大的成功。

先進(jìn)的器件設(shè)計都會非常關(guān)注導(dǎo)通電阻，將其作為特定技術(shù)的主要基準(zhǔn)參數(shù)。然而，工程師們必須在主要性能指標(biāo)（如電阻和開關(guān)損耗），與實(shí)際應(yīng)用需考慮的其他因素（如足夠的可靠性）之間找到適當(dāng)?shù)钠胶狻?/p>

優(yōu)秀的器件應(yīng)該允許一定的設(shè)計自由度，以便在不對工藝和版圖進(jìn)行重大改變的情況下適應(yīng)各種工況的需要。然而，關(guān)鍵的性能指標(biāo)仍然是盡可能低的比電阻，并結(jié)合其他重要的參數(shù)。圖1顯示了我們認(rèn)為必不可少的幾個標(biāo)準(zhǔn)，或許還可以增加更多。

圖1：SiC MOSFET的魯棒性和制造穩(wěn)定性（右）必須與性能參數(shù)（左）相平衡

元件在其目標(biāo)應(yīng)用的工作條件下的可靠性是最重要的驗(yàn)收標(biāo)準(zhǔn)之一。與已有的硅(Si)器件的主要區(qū)別是：SiC元件在更強(qiáng)的內(nèi)部電場下工作。因此，設(shè)計者應(yīng)該非常謹(jǐn)慎地分析相關(guān)機(jī)制。硅和碳化硅器件的共同點(diǎn)是，元件的總電阻是由從漏極和源極的一系列電阻的串聯(lián)定義的。

這包括靠近接觸孔的高摻雜區(qū)域電阻、溝道電阻、JFET（結(jié)型場效應(yīng)晶體管）區(qū)域的電阻以及漂移區(qū)電阻（見圖2）。請注意，在高壓硅MOSFET（金屬氧化物半導(dǎo)體場效應(yīng)晶體管）中，漂移區(qū)阻顯然在總電阻中占主導(dǎo)地位。而在碳化硅器件中，工程師可以使用具有更高電導(dǎo)率的漂移區(qū)，從而降低漂移區(qū)電阻的總比重。

圖2：平面DMOS SiC MOSFET(左)和垂直溝槽TMOS SiC MOSFET的剖面圖，以及與電阻有關(guān)的貢獻(xiàn)的相應(yīng)位置

設(shè)計者必須考慮到，MOSFET的關(guān)鍵部分——碳化硅外延與柵極氧化層（二氧化硅）之間的界面，與硅相比有以下差異：

SiC的單位面積的表面態(tài)密度比Si高，導(dǎo)致Si-和C-懸掛鍵的密度更高?？拷缑娴臇艠O氧化層中的缺陷可能在帶隙內(nèi)出現(xiàn)，并成為電子的陷阱。

熱生長氧化物的厚度在很大程度上取決于晶面。

與硅器件相比，SiC器件在阻斷模式下的漏極誘導(dǎo)電場要高得多（MV而不是kV）。這就需要采取措施限制柵極氧化物中的電場，以保持氧化物在阻斷階段的可靠性。另見圖3：對于TMOS（溝槽MOSFET），薄弱點(diǎn)是溝槽拐角，而對于DMOS（雙擴(kuò)散金屬氧化物半導(dǎo)體），薄弱點(diǎn)是元胞的中心。

與Si器件相比，SiC MOS結(jié)構(gòu)在給定的電場下顯示出更高的隧穿電流，因?yàn)閯輭靖叨容^低。因此，工程師必須限制界面上SiC一側(cè)的電場。

上面提到的界面缺陷導(dǎo)致了非常低的溝道遷移率。因此，溝道對總導(dǎo)通電阻的貢獻(xiàn)很大。所以，SiC相對于硅，因?yàn)榉浅５偷钠茀^(qū)電阻而獲得的優(yōu)勢，被較高的溝道電阻削弱。

控制柵氧化層的電場強(qiáng)度

一個常用的降低溝道電阻的方法，是在導(dǎo)通狀態(tài)下增加施加在柵氧化層上的電場——或者通過更高的柵源(VGS(on))偏壓進(jìn)行導(dǎo)通，或者使用相當(dāng)薄的柵極氧化層。所應(yīng)用的電場超過了通常用于硅基MOSFET器件的數(shù)值(4至5MV/cm，而硅中最大為3MV/cm)。在導(dǎo)通狀態(tài)下，處于這種高電場的柵氧化層有可能加速老化，并限制了篩選外在氧化物缺陷的能力[1]。

圖3

左圖：平面MOSFET（半元胞）的典型結(jié)構(gòu)。它顯示了與氧化物場應(yīng)力有關(guān)的兩個敏感區(qū)域。

右圖：溝槽式MOSFET(半元胞)的典型結(jié)構(gòu)。這里的關(guān)鍵問題是溝槽邊角的氧化層應(yīng)力。

基于這些考慮，很明顯，SiC中的平面MOSFET器件實(shí)際上有兩個與氧化物場應(yīng)力有關(guān)的敏感區(qū)域，如圖3的左邊部分所示。首先，在反向阻斷模式下，漂移區(qū)和柵極氧化物界面存在高電場應(yīng)力。其次，柵極和源極之間的重疊部分在導(dǎo)通狀態(tài)下有應(yīng)力。

在導(dǎo)通狀態(tài)下的高電場被認(rèn)為是更危險的，因?yàn)橹灰ＷC導(dǎo)通時的性能，就沒有器件設(shè)計措施可以減少導(dǎo)通狀態(tài)下的電場應(yīng)力。找正品元器件，上唯樣商城。我們的總體目標(biāo)是在盡量減小SiC的RDS(on)的同時，保證柵極氧化層安全可靠。

因此，我們決定放棄DMOS技術(shù)，從一開始就專注于溝槽型器件。從具有高缺陷密度的晶面轉(zhuǎn)向其他更有利的晶面方向，可以在低柵氧化層場強(qiáng)下實(shí)現(xiàn)低通道電阻。

我們開發(fā)了CoolSiC? MOSFET元胞設(shè)計，以限制通態(tài)和斷態(tài)時柵極氧化物中的電場（見圖4）。同時，它為1200V級別提供了一個有吸引力的比導(dǎo)通電阻，即使在大規(guī)模生產(chǎn)中也能以穩(wěn)定和可重復(fù)的方式實(shí)現(xiàn)。低導(dǎo)通電阻使得VGS(on)電壓可以使用低至15V的偏壓，同時有足夠高的柵源-閾值電壓，通常為4.5V。這些數(shù)值是SiC晶體管領(lǐng)域的基準(zhǔn)。

該設(shè)計的特點(diǎn)包括通過自對準(zhǔn)工藝將溝道定位在一個單一的晶面。這確保了最高的溝道遷移率，并縮小了閾值電壓分布范圍。另一個特點(diǎn)是深p型與實(shí)際的MOS溝槽在中心相交，以便允許窄的p+到p+間距尺寸，從而有效地屏蔽溝槽氧化層拐角。

總之，我們可以說，應(yīng)用于我們的CoolSiC?器件的設(shè)計理念不僅提供了良好的導(dǎo)通電阻，而且還為大規(guī)模生產(chǎn)提供了可靠的制造工藝。

審核編輯：湯梓紅