MT41K256M16TW-107 IT:P DRAM 芯片 DDR3L SDRAM 4G-Bit 256M x 16 1.35V 96-Pin F-BGA

制造商： 美光

產(chǎn)品類別： 內(nèi)存、 DRAM IC

安富利制造商零件編號： 80AH8027

MT41K256M16TW-107 DDR3 SDRAM 使用雙倍數(shù)據(jù)速率架構(gòu)來實(shí)現(xiàn)高速運(yùn)行。雙倍數(shù)據(jù)速率架構(gòu)是一種 8n 預(yù)取架構(gòu)，其接口設(shè)計(jì)用于在 I/O 引腳上每個(gè)時(shí)鐘周期傳輸兩個(gè)數(shù)據(jù)字。

MT41K256M16TW-107 DDR3 SDRAM 的單個(gè)讀或?qū)懖僮鲗?shí)際上由內(nèi)部 DRAM 內(nèi)核的單個(gè) 8n 位寬、四個(gè)時(shí)鐘周期的數(shù)據(jù)傳輸和八個(gè)相應(yīng)的 n 位寬、一個(gè)半時(shí)鐘周期的數(shù)據(jù)傳輸組成。 I/O 引腳。差分?jǐn)?shù)據(jù)選通（DQS、DQS#）與數(shù)據(jù)一起從外部傳輸，用于 DDR3 SDRAM 輸入接收器的數(shù)據(jù)捕獲。DQS 與 WRITE 的數(shù)據(jù)居中對齊。

讀取數(shù)據(jù)由 DDR3 SDRAM 傳輸并與數(shù)據(jù)選通沿邊緣對齊。DDR3 SDRAM 使用差分時(shí)鐘（CK 和 CK#）運(yùn)行。CK 變高和 CK# 變低的交叉點(diǎn)稱為 CK 的上升沿?？刂?、命令和地址信號在 CK 的每個(gè)上升沿被寄存。輸入數(shù)據(jù)在 WRITE 前導(dǎo)碼后 DQS 的第一個(gè)上升沿寄存，輸出數(shù)據(jù)在 READ 前導(dǎo)碼后 DQS 的第一個(gè)上升沿上參考。

對 DDR3 SDRAM 的讀寫訪問是面向突發(fā)的。訪問從選定的位置開始，并在編程序列中繼續(xù)編程數(shù)量的位置。訪問以注冊 ACTIVATE 命令開始，然后是 READ 或 WRITE 命令。與 ACTIVATE 命令同時(shí)注冊的地址位用于選擇要訪問的存儲體和行。與 READ 或 WRITE 命令同時(shí)注冊的地址位用于為突發(fā)訪問選擇存儲體和起始列位置。

該設(shè)備使用 READ 和 WRITE BL8 和 BC4?？梢詥⒂米詣宇A(yù)充電功能以提供在突發(fā)訪問結(jié)束時(shí)啟動的自定時(shí)行預(yù)充電。與標(biāo)準(zhǔn) DDR SDRAM 一樣，DDR3 SDRAM 的流水線、多組架構(gòu)允許并發(fā)操作，從而提供高帶寬 b 隱藏行預(yù)充電和激活時(shí)間。提供自刷新模式以及省電、掉電模式。

MT41K256M16TW-107 主要特點(diǎn)

• VDD = VDDQ = +1.35V（1.283V 至 1.45V）
• 向后兼容 VDD = VDDQ = 1.5V ±0.075V
• 差分雙向數(shù)據(jù)選通
• 8n 位預(yù)取架構(gòu)
• 差分時(shí)鐘輸入（CK、CK#）
• 8家內(nèi)部銀行
• 數(shù)據(jù)、選通和屏蔽信號的標(biāo)稱和動態(tài)片上端接 (ODT)
• 可編程 CAS (READ) 延遲 (CL)
• 可編程 CAS 附加延遲 (AL)
• 可編程 CAS (WRITE) 延遲 (CWL)
• 固定突發(fā)長度 (BL) 為 8，突發(fā)斬波 (BC) 為 4（通過模式寄存器組 [MRS]）
• 可選擇 BC4 或 BL8 即時(shí) (OTF)
• 自刷新模式
• 0°C 至 95°C 的 TC
  • 0°C 至 85°C 下 64 毫秒、8192 周期刷新
  • 85°C 至 95°C 時(shí)為 32 毫秒
• 自刷新溫度 (SRT)
• 自動自刷新 (ASR)
• 寫調(diào)平
• 多用途寄存器
• 輸出驅(qū)動校準(zhǔn)