近年來，隨著摩爾定律的放緩，多芯片系統(tǒng)（Multi-die）解決方案嶄露頭角，為芯片功能擴(kuò)展提供了一條制造良率較高的路徑。

多芯片系統(tǒng)是將多個(gè)專用功能芯片（或小芯片）封裝為完整的一體。為了實(shí)現(xiàn)更高的布線密度和帶寬流量，封裝技術(shù)已發(fā)展到基于硅中介層（帶有TSV）或硅橋以及最近的重新分配層（RDL）來創(chuàng)建新的高級(jí)封裝扇出和高清基板。

多芯片系統(tǒng)還能使產(chǎn)品SKU在性能擴(kuò)展方面更加靈活，以滿足不同的市場需求，通過在同一產(chǎn)品中混合和匹配各種工藝節(jié)點(diǎn)來優(yōu)化每個(gè)功能的工藝節(jié)點(diǎn)，加快了上市時(shí)間并降低了風(fēng)險(xiǎn)。

但是多芯片系統(tǒng)的設(shè)計(jì)是一項(xiàng)充滿挑戰(zhàn)的任務(wù)，它需要芯片工程師具備多個(gè)領(lǐng)域的專業(yè)知識(shí)和實(shí)踐經(jīng)驗(yàn)。

多芯片系統(tǒng)成功的關(guān)鍵：保證可測試性

多芯片系統(tǒng)成功的關(guān)鍵之一是在各種制造和組裝階段保證系統(tǒng)的可測試性，同時(shí)確保在實(shí)際應(yīng)用中可靠運(yùn)行。因?yàn)樾枰扇☆~外的組裝步驟和更復(fù)雜的焊球以及封裝技術(shù)，多芯片系統(tǒng)所需的測試和可靠性程序超越了傳統(tǒng)單一的設(shè)計(jì)。

因此，我們需要先對(duì)裸片進(jìn)行測試，以確保在封裝之前就發(fā)現(xiàn)所有有缺陷的芯片。如果在組裝后才檢測到有缺陷的芯片，那整個(gè)多芯片系統(tǒng)就要被廢棄，這將嚴(yán)重影響成本。

這個(gè)測試裸片的過程被稱為“已知良好芯片”（KGD）測試。

實(shí)際的組裝過程會(huì)因所選擇的封裝技術(shù)而有所不同。

例如，“芯片優(yōu)先（chip-first）”技術(shù)是先放置芯片然后在其上構(gòu)建互連，這種方式無法進(jìn)行“已知良好封裝”的測試，如果互連出現(xiàn)故障，可能會(huì)導(dǎo)致好的芯片被廢棄。

反過來，還有一種“芯片后置（chip-last）”技術(shù)，先單獨(dú)構(gòu)建互連，然后將芯片裝配在其頂部，這可以在組裝之前進(jìn)行封裝預(yù)測試，從而降低良好芯片被廢棄的可能性。

多芯片系統(tǒng)可測試性解決方案可以分為幾個(gè)方面：

芯片內(nèi)單個(gè)模塊的測試覆蓋率

單個(gè)芯片（裸芯片）的測試覆蓋率

封裝系統(tǒng)的測試（芯片到芯片覆蓋率）

訪問裸片中的測試網(wǎng)絡(luò)

組裝后對(duì)測試網(wǎng)絡(luò)的分層訪問

使用UCIe IP確保多芯片系統(tǒng)的可靠性

UCIe作為新的接口標(biāo)準(zhǔn)，讓多芯片系統(tǒng)間的通信更加流暢，使得各個(gè)組件之間能夠更有效地交換信息。

作為全球領(lǐng)先的EDA廠商，新思科技提供全面且可擴(kuò)展的多芯片系統(tǒng)解決方案，包括 EDA 和 IP，用于快速異構(gòu)集成。為了實(shí)現(xiàn)安全可靠的芯片間連接，新思科技提供了完整的 UCIe 控制器、PHY 和驗(yàn)證 IP 解決方案。

作為 SLM 和測試系列的一部分，新思科技可同時(shí)提供完整的UCIe監(jiān)控、測試和修復(fù) (MTR) 解決方案與STAR分層系統(tǒng) (SHS) 解決方案。

其中，MTR 解決方案包括用于測量 UCIe 通道信號(hào)質(zhì)量的信號(hào)完整性監(jiān)視器、用于自檢的 BIST 以及用于冗余通道分配的修復(fù)邏輯；而SHS解決方案則充當(dāng)支持行業(yè)標(biāo)準(zhǔn) IEEE 1687、IEEE 1149.1、IEEE 1838 接口的連接結(jié)構(gòu)。這一完整的解決方案能夠在芯片生命周期的所有階段對(duì) UCIe 進(jìn)行高效且經(jīng)濟(jì)高效的健康監(jiān)控。

UCIe IP的使用為確保多芯片系統(tǒng)可靠性提供了一種綜合的可測試性解決方案。接下來，我們就來探討一下這種方案的優(yōu)勢(shì)。

UCIe接口的DFT

UCIe接口的設(shè)計(jì)可測試性（DFT）是在裸芯片測試階段，通過在UCIe IP中實(shí)施廣泛的可測試性功能，達(dá)到識(shí)別并剔除有缺陷的芯片。

這些全面且強(qiáng)大的測試性功能極大地提高了UCIe接口的測試覆蓋率，具體包括：全面覆蓋所有合成數(shù)字電路的掃描鏈、專門用于模塊特定的內(nèi)置自測試（BIST）功能、環(huán)回內(nèi)置自測試 (BIST) 功能，涵蓋直至 IO 引腳的完整信號(hào)鏈，以及可編程偽隨機(jī)二進(jìn)制序列（PRBS）和用戶定義的測試模式生成器和檢查器。這還包括錯(cuò)誤注入功能，它可以精確地模擬并消除錯(cuò)誤，提高系統(tǒng)的魯棒性。

除了以上的單芯片測試，UCIe接口的設(shè)計(jì)還覆蓋了組裝后的系統(tǒng)內(nèi)測試，包括：遠(yuǎn)端（芯片到芯片）BIST環(huán)回功能，用于測量、分析和修復(fù)通道的芯片到芯片鏈接BIST、二維眼圖邊緣分析以及各個(gè)通道測試和修復(fù)功能。

通過這種方式，UCIe接口的設(shè)計(jì)可測試性（DFT）解決方案，無論是在單芯片還是在多芯片系統(tǒng)層面，都能夠提供高水平的測試覆蓋范圍，從而確保其可靠性。

解決高級(jí)封裝挑戰(zhàn)：UCIe測試和修復(fù)的應(yīng)用

先進(jìn)封裝可通過在硅或 RDL 中介層上進(jìn)行細(xì)間距、微凸焊點(diǎn)以實(shí)現(xiàn)高密度布線。然而，在組裝過程中，一些微凸焊點(diǎn)連接可能無法很好地形成，甚至可能會(huì)損壞。不過，不必?fù)?dān)心，UCIe可以在組裝完成后對(duì)這些連接進(jìn)行測試和修復(fù)，以挽回潛在的良率損失。

這些UCIe的測試和修復(fù)工作主要是在生產(chǎn)測試和鏈路初始化階段進(jìn)行的。具體來說，在測試階段，它們會(huì)以較低的速度對(duì)每一個(gè)獨(dú)立的鏈路進(jìn)行缺陷檢查，一旦發(fā)現(xiàn)有缺陷的鏈路，就通過將數(shù)據(jù)重新路由到UCIe標(biāo)準(zhǔn)預(yù)定義的備用鏈路來進(jìn)行修復(fù)。

為了滿足高級(jí)封裝技術(shù)的需求，UCIe每個(gè)方向最多可配置8個(gè)備用引腳（發(fā)送和接收），這為所有功能鏈路的修復(fù)提供了可能：

4個(gè)備用引腳，用于數(shù)據(jù)引腳修復(fù)，每組32個(gè)數(shù)據(jù)引腳中有2個(gè)備用引腳

1個(gè)備用引腳，用于時(shí)鐘和跟蹤引腳修復(fù)

3個(gè)備用引腳，分別用于有效引腳、邊帶數(shù)據(jù)引腳和時(shí)鐘數(shù)據(jù)引腳修復(fù)

當(dāng)芯片間鏈路上沒有數(shù)據(jù)傳輸時(shí)，UCIe就會(huì)進(jìn)行這些測試和修復(fù)工作。修復(fù)完成并初始化鏈路后，假設(shè)鏈路狀態(tài)良好，數(shù)據(jù)可以順利通過。而生成的物理層（PHY）配置（也被稱為PHY修復(fù)簽名）則會(huì)存儲(chǔ)在鏈路兩端的內(nèi)部寄存器中。

然而，我們需要注意的是，如果我們?cè)趨f(xié)議級(jí)別發(fā)現(xiàn)誤碼率 (BER)增加，甚至出現(xiàn)了數(shù)據(jù)丟失，就說明微凸焊點(diǎn)的特性發(fā)生了老化或退化。在這種情況下，預(yù)計(jì)鏈路將中斷并執(zhí)行新的測試和修復(fù)步驟。

有些應(yīng)用對(duì)芯片間鏈路上的流量連續(xù)性有嚴(yán)格的要求，針對(duì)這些情況，可測試性解決方案在每個(gè)UCIe接收器引腳中加入了信號(hào)完整性監(jiān)視器（SIM）。



圖1：使用內(nèi)置備用鏈接進(jìn)行鏈接修復(fù)

信號(hào)完整性監(jiān)視器與UCIe PHY修復(fù)機(jī)制的協(xié)同作用

信號(hào)完整性監(jiān)視器（簡稱SIM），是一種嵌入在接收器內(nèi)部的微小模塊。在設(shè)備的正常運(yùn)行過程中，它會(huì)不斷檢測接收器引腳接收到的信號(hào)，以便發(fā)現(xiàn)信號(hào)特性的任何變化。這些變化可能會(huì)對(duì)鏈接的性能產(chǎn)生影響，或者表示鏈接有潛在風(fēng)險(xiǎn)，可能在不久的將來會(huì)出現(xiàn)問題。

每個(gè)傳感器收集到的數(shù)據(jù)會(huì)被送到接口之外的一個(gè)監(jiān)控、測試和維修（MTR）控制器中進(jìn)行更深入的分析和處理。當(dāng)把來自多個(gè)UCIe鏈接的數(shù)據(jù)整合起來時(shí)，我們能夠立刻洞察到多芯片系統(tǒng)的運(yùn)行狀態(tài)，并且能夠?qū)嵤╊A(yù)測性的鏈接維護(hù)。

如果通過這一過程預(yù)見到某個(gè)特定鏈接可能會(huì)出現(xiàn)故障，則可以利用UCIe PHY的修復(fù)機(jī)制將其關(guān)閉，并將數(shù)據(jù)重新指向一個(gè)備用鏈接，整個(gè)過程甚至都不會(huì)中斷數(shù)據(jù)的傳輸。



圖2：UCIe鏈路的健康監(jiān)控解決方案

利用UCIe PHY加快喚醒時(shí)間

雖然在大多數(shù)芯片間接口的案例中（例如在服務(wù)器分割或擴(kuò)展中），數(shù)據(jù)流量模式在運(yùn)行期間是穩(wěn)定的，但在特定情況下，也可能會(huì)出現(xiàn)異常。在這種情況下，最好在沒有流量時(shí)將接口置于低功耗模式以節(jié)省電量。通過避免測試和修復(fù)過程并依賴在先前 PHY 初始化期間創(chuàng)建的 UCIe PHY 修復(fù)簽名，可以加速鏈路重新初始化。

這個(gè)概念可以進(jìn)一步擴(kuò)展到芯片完全斷電的情況。在這些情況下，從 PHY 檢索 PHY 修復(fù)簽名并將其存儲(chǔ)在片上永久存儲(chǔ)器（閃存的 eFuse）上。存儲(chǔ)器可以存儲(chǔ)多個(gè)簽名，涵蓋不同的用例或條件，從而實(shí)現(xiàn)額外的用戶靈活性。

使用UCIe加速芯片測試

測試時(shí)間是非常寶貴的，通過分層劃分測試策略，同時(shí)進(jìn)行不同芯片的測試，可以加快測試時(shí)間。通過分層連接兩個(gè)芯片的測試基礎(chǔ)設(shè)施，可以將層次結(jié)構(gòu)擴(kuò)展到多芯片系統(tǒng)中的多個(gè)芯片。這種方法允許從主芯片中的單個(gè)JTAG（或類似）測試接口訪問多芯片系統(tǒng)中的所有芯片。

通常，將測試向量加載或讀取到芯片中所需時(shí)間會(huì)成為縮短整體的測試時(shí)間的瓶頸。為了克服這一限制，設(shè)計(jì)人員可以使用現(xiàn)有的高速接口，例如PCI Express (PCIe)或USB等作為測試設(shè)備的接口。測試向量和命令針對(duì)該接口進(jìn)行打包，并在生產(chǎn)測試階段在芯片上進(jìn)行解包。

許多芯片沒有高速接口，但是，在測試期間，可以使用 UCIe 芯片間接口在芯片之間高速傳輸大型測試向量和命令。UCIe芯片間接口將高速 DFT 訪問擴(kuò)展到整個(gè)多芯片系統(tǒng)，而無需增加引腳數(shù)量，這對(duì)于 IO 和面積有限的芯片尤其重要。

總結(jié)

綜上，除了UCIe芯片間接口之外，實(shí)現(xiàn)所有這些測試和可靠性增強(qiáng)功能的共同點(diǎn)是可以連接所有內(nèi)部模塊的測試、修復(fù)和監(jiān)控結(jié)構(gòu)。新思科技提供的UCIe控制器、PHY和驗(yàn)證IP解決方案，就像一只錨，確保了整個(gè)多芯片系統(tǒng)設(shè)計(jì)過程和最終產(chǎn)品的可靠性和穩(wěn)定性。它不僅為設(shè)計(jì)師們提供了一套強(qiáng)大的工具，更打開了一個(gè)全新的設(shè)計(jì)世界，使得他們能夠更好地發(fā)揮他們的創(chuàng)新性和創(chuàng)造性。

審核編輯：劉清