模塊雖小但是要有新意，首先寫一個同步FIFO，這是一個爛大街的入門級項目，但是我肯定不會寫的那么簡單，需求如下：

• size=3232（高寬）
• 同時讀寫
• 給出空滿、將空將滿信號
• 單口sram接到讀使能下一拍出數(shù)據(jù)（或者n拍之后）

和大多數(shù)文章所寫描述的同步FIFO的需求不一樣的地方在于最后一個需求，內部例化的sram的讀取動作不是讀及讀出的操作。因此基于這種sram，又要兼顧FIFO的標準協(xié)議，以及需要FIFO邏輯速度到達最優(yōu)，需要對設計進行一些小的處理

下圖為本次同步FIFO設計的框圖：

設計分析：

1. 使用reg0的原因
   由于sram延時一拍讀出，因此就需要有reg0處理延時，既只要reg0為空，寄存器就向sram讀數(shù)，達到提前取數(shù)，消除延時的效果。（一般sram有幾拍延時就有幾個reg0）
2. 使用reg1的原因
   reg1用于處理邊界條件，在sram和reg0為空時，沒有讀使能的情況下寫入第一個數(shù)，此時第一個數(shù)如果存入sram，則讀取流程將變成sram-reg0-output，中間延遲過長，但是假如使用reg1用于存儲第一個數(shù)據(jù)，則可以把這一拍數(shù)據(jù)延時解決掉。（且同上述，一般有幾個reg0就有幾個reg1）
3. 使用mux2的原因
   mux2也是用于處理邊界條件，在sram和所有寄存器都為空時，寫使能和讀使能同時來到，則數(shù)據(jù)bypass通過SYNC_FIFO模塊。
4. mux0和mux1則用于處理上述邏輯關于數(shù)據(jù)通道切換的處理。
5. 關于sram存取、各種空滿信號的判斷，就不再一一敘述，想了解這方面設計可以參見網(wǎng)上各種同步FIFO設計。