100G光口測(cè)試采用C50測(cè)試儀和Xilinx的VCU118開(kāi)發(fā)板測(cè)試，經(jīng)過(guò)測(cè)試發(fā)現(xiàn)，Xilinx自帶的100G IP核仍然無(wú)法跑到滿速，跟10G一樣，也是只跑到99%的負(fù)載率。另外，工具的版本和License的申請(qǐng)都需要特別留意。歡迎感興趣的同學(xué)們留言討論。

一、軟硬件環(huán)境、IP核及對(duì)應(yīng)License

1、軟硬件環(huán)境

軟件環(huán)境為VIVADO2019.1，不建議采用VIVADO 2018.2,原因在于2018.2中的該IP核沒(méi)有AXI總線，只有LBUS總線，LBUS總線使用起來(lái)需要進(jìn)行總線的聚合與分拆（數(shù)據(jù)總線分為4路，每路位寬為128bit），較為繁瑣，所以建議使用2019.1中的AXI總線的IP核。

硬件環(huán)境為采用TestCenter C50測(cè)試儀的100G光口連接VCU118開(kāi)發(fā)板上的100G光口進(jìn)行測(cè)試。

連接圖（必須用100G專(zhuān)用光纖）

VCU118開(kāi)發(fā)板

C50網(wǎng)絡(luò)分析儀（兩個(gè)100G光口、4個(gè)五速光口（40G、20G和十百千）、16個(gè)十百千自適應(yīng)電口）

2、100G IP核 所使用的IP核是UltraScale+ 100G Ethernet subsystem。IP核配置界面如下圖所示：

因環(huán)境選擇的是Xilinx官方開(kāi)發(fā)板，所以此處可以進(jìn)行選擇，參考時(shí)鐘為全是qsfp1 si570 clock。

選擇四通道（CAUI4），線速率默認(rèn)為4lanes * 25.7812G，GTY參考時(shí)鐘頻率為156.25Mhz（VCU118開(kāi)發(fā)板給出）。發(fā)送與接收CRC校驗(yàn)?zāi)J(rèn)開(kāi)啟。

使用前向糾錯(cuò)碼（RS-FEC），不開(kāi)啟自適應(yīng)選項(xiàng)（Auto Negotiation）。若FEC不開(kāi)啟，開(kāi)發(fā)板與網(wǎng)絡(luò)測(cè)試儀無(wú)法建立連接；若開(kāi)啟自適應(yīng)選項(xiàng)，IP核的bit文件無(wú)法生成（猜測(cè)與VIVADO的Licese文件有關(guān)）。

其余選項(xiàng)皆為默認(rèn)配置，沒(méi)有進(jìn)行修改。具體配置如上圖所示。3.License文件

License文件主要影響該IP核bit文件的生成，可以在Xilinx官網(wǎng)申請(qǐng)?jiān)囉冒鍸icense，但是License的試用期只有一年，而且在申請(qǐng)的時(shí)候會(huì)綁定申請(qǐng)主機(jī)的MAC地址，所以換到其他主機(jī)設(shè)備時(shí)無(wú)法使用，需要另外申請(qǐng)License文件。

二、100G工程組成及參數(shù)配置

1.工程組成 由上文所述的IP核生成example design文件，刪去工程中的cmac_usplus_0_pkt_gen_mon模塊。（此模塊用于生成用戶側(cè)數(shù)據(jù)源，并校驗(yàn)數(shù)據(jù)接收結(jié)果，因?yàn)樾枰褂镁W(wǎng)絡(luò)測(cè)試儀進(jìn)行測(cè)試，所以不需要此數(shù)據(jù)源與校驗(yàn)?zāi)K） 另外復(fù)位選擇軟復(fù)位，通過(guò)VIO來(lái)實(shí)現(xiàn)。時(shí)鐘生成模塊產(chǎn)生IP核所需要的時(shí)鐘。

為了穩(wěn)定用戶側(cè)數(shù)據(jù)，在IP核后接一個(gè)FIFO，先對(duì)用戶側(cè)接收到的數(shù)據(jù)進(jìn)行緩存處理，然后將數(shù)據(jù)發(fā)往發(fā)送端。FIFO的配置如下圖所示：

2.參數(shù)配置

LBUS總線控制信號(hào)（信號(hào)具體解釋可以參考pg203中表2-6和表2-7）。主要是使能信號(hào)（ctrl_rx_enable和ctrl_tx_enable）要賦值為1。

三、測(cè)試結(jié)果

速率配置為99G（同10G接口一樣，配置為100%時(shí)會(huì)有丟幀產(chǎn)生），幀長(zhǎng)為隨機(jī)幀長(zhǎng)（64~1518）。丟幀問(wèn)題與10G光口測(cè)試時(shí)的現(xiàn)象一致（詳見(jiàn)本公眾號(hào)之前文章：10G 以太網(wǎng)接口的FPGA實(shí)現(xiàn)，你需要的都在這里了），可能是Xilinx的IP核保護(hù)吧，也許你花錢(qián)購(gòu)買(mǎi)后就可以跑到滿速了。

測(cè)試結(jié)果如下圖所示，幀計(jì)數(shù)與字節(jié)計(jì)數(shù)均一致，且未出現(xiàn)丟幀與錯(cuò)幀，說(shuō)明工程工作正常，可以完成數(shù)據(jù)的收發(fā)。

本文轉(zhuǎn)載自網(wǎng)絡(luò)交換FPGA

審核編輯：湯梓紅