作者： Paul McLellan，文章來源： Cadence楷登PCB及封裝資源中心微信公眾號

在去年的IEEE 電子設(shè)計(jì)流程研討會（IEEE Electronic Design Process Symposium，即EDPS）上，Cadence 資深半導(dǎo)體封裝管理總監(jiān) John Park 先生進(jìn)行了一場關(guān)于 3DHI（即 3D 異構(gòu)集成）挑戰(zhàn)的演講。Cadence 大多數(shù)人的從業(yè)背景都是 IC 設(shè)計(jì)或 PCB 設(shè)計(jì)，而 John 則有著豐厚的封裝背景。在過去的幾年里，這一直是一個相對較小的領(lǐng)域，但卻在幾乎一夜之間成為了半導(dǎo)體業(yè)界最受關(guān)注的話題之一。

此次 IEEE 電子設(shè)計(jì)流程研討會持續(xù)了一周時間，期間涵蓋各項(xiàng)會議討論，包括 Samsung Foundry Forum、Samsung SAFE 和 PCB West 等。

上述所有會議討論的最大驅(qū)動因素是經(jīng)濟(jì)考慮，但要展開全面的分析需要大量的價(jià)格信息；這些信息并不容易獲得，而且一直在不斷變化。最明顯的是某個特定尺寸的裸片在特定工藝下的成本，還有不同的多裸片封裝技術(shù)的成本。在過去的幾年里，3D 封裝技術(shù)已經(jīng)足夠普及，成本似乎已經(jīng)降到足夠低，可以得到更廣泛地使用。晶圓成本隨著每個工藝節(jié)點(diǎn)的增加而上升，這意味著設(shè)計(jì)一個大型系統(tǒng)級芯片與把多個裸片放入一個封裝之間的權(quán)衡因素已經(jīng)改變，并將繼續(xù)改變。

John Park 在演講一開始就總結(jié)了目前的形勢：

無論是技術(shù)上還是成本上，遵循摩爾定律已不再是最佳選擇。

成本的主要驅(qū)動因素之一是良率，而大裸片的良率要低于總面積相同的兩個（或更多）小裸片。這是因?yàn)?，大裸片更難避免晶圓上的各個缺陷。另一個重要的驅(qū)動因素是通過采用不同的工藝制作不同的裸片（如模擬和射頻）來優(yōu)化設(shè)計(jì)的能力，只用最先進(jìn)的工藝節(jié)點(diǎn)制作價(jià)值最高的數(shù)字邏輯部分。還有一個挑戰(zhàn)則是如何將足夠多的電子元件裝入外形尺寸非常小的設(shè)備，如智能手表。舉例來說，此類設(shè)備可能在垂直方向有空間擺放元件，但在水平方向沒有足夠空間。

從系統(tǒng)級芯片到異構(gòu)集成的過渡實(shí)際上是在兩個方向進(jìn)行的。一個方向是避免在 PCB 上放置大量封裝，而是將這些封裝中的裸片置于一個單一的多芯粒設(shè)計(jì)中。這種方法的優(yōu)點(diǎn)是面積尺寸更小，構(gòu)造更簡單，帶寬 I/O 更高，并且功耗更低。

另一個方向是將一個大型系統(tǒng)級芯片分解成獨(dú)立的裸片，分別進(jìn)行制造，然后再將其集成到一個單一的封裝中。這種方法的 NRE 成本較低，能夠加快產(chǎn)品上市，可以突破光刻極限，實(shí)現(xiàn)尺寸更大的設(shè)計(jì)，并且 IP 使用模式更加靈活。

當(dāng)然，這并不是什么新鮮事。30 多年來，我們一直擁有各種形式的多芯片模塊 (MCM)。但它們非常昂貴，而且通常只用于搭建雷達(dá)等專門用途?，F(xiàn)在有了更豐富的技術(shù)組合（見下圖）——

上圖左邊是可用于“常規(guī)”裸片的封裝技術(shù)，即沒有任何硅通孔 (TSV) 的裸片；右邊是硅堆疊技術(shù)，使用沒有任何 bump 的銅-銅直接鍵合；中間是在 2.5D 中介層上的裸片混合結(jié)構(gòu)，或稱為扇出型晶圓級封裝 (FOWLP) 的超高密度封裝。對于左邊和右邊的技術(shù)，各自需要進(jìn)行的設(shè)計(jì)有很大的不同。

3D 封裝（與硅堆疊不同）使用基于焊點(diǎn)的連接 (bump)，每個裸片都是獨(dú)立設(shè)計(jì)的，信號傳遞通過 I/O 緩沖器完成，與 PCB 上的封裝技術(shù)類似。而硅堆疊的連接則不通過焊點(diǎn)，設(shè)計(jì)是一個單一的 RTL，在物理互連過程中進(jìn)行切割分劃。

在演講中，John 一直在強(qiáng)調(diào)的一點(diǎn)是需要使用組裝設(shè)計(jì)套件 (Assembly Design Kits，即ADK)。這相當(dāng)于我們所熟悉的用于集成電路設(shè)計(jì)的 PDK。一直以來，封測代工廠 (OSAT) 要么沒有，要么不愿意披露封裝設(shè)計(jì)師需要的所有數(shù)據(jù)。但是代工廠多年來一直存在這個問題——他們需要提供 PDK，但許多原始數(shù)據(jù)是保密的。

如果有一天出現(xiàn)了芯粒的“零售”市場，我們就需要落實(shí)更多的標(biāo)準(zhǔn)化程序（如 UCIe 或 OpenHBI）。如今，除了使用 HBM（高帶寬存儲器）外，多芯粒設(shè)計(jì)是由一家公司設(shè)計(jì)完成的，所有芯粒在同一個設(shè)計(jì)中一起工作，或者，允許芯粒在一些不同的設(shè)計(jì)中進(jìn)行配置，這些設(shè)計(jì)分別具有不同的特征（如性能、價(jià)格等）。

更多ADK信息，請閱讀《封裝組裝設(shè)計(jì)套件 ADK 及其優(yōu)勢》。

在設(shè)計(jì)方面，即使用幾個或許多裸片來設(shè)計(jì)整個系統(tǒng)，最大的要求是為整個 3D-IC 建立一個共同的數(shù)據(jù)庫：芯片、芯粒、tile、封裝、PCB，甚至可能還包括連接器和背板。顯而易見，這些設(shè)計(jì)的尺寸可能非常大，有數(shù)十億甚至數(shù)百億個器件（當(dāng)然，更大的設(shè)計(jì)一直層出不窮）。下面的圖表介紹了在進(jìn)行這些設(shè)計(jì)時可能涉及的大量工具。

對此，Cadence 有以下產(chǎn)品幫助設(shè)計(jì)出色完成：

在一個封裝中放置多個裸片的最后一個挑戰(zhàn)是“已知良好裸片（Know Good Die，即KGD）”。這意味著在組裝前需要對芯粒進(jìn)行廣泛的測試（可能是在晶圓分類時），以確保它們通過測試。如果對封裝中某個裸片的測試稍有疏忽，就有可能讓某個不良裸片蒙混過關(guān)，白白浪費(fèi)了封裝成本。由于芯片是壞的，與之一同付諸東流的還有芯片的生產(chǎn)與組裝成本。一旦把多個裸片放置在一個封裝中，就不是這么一回事了。如果有四個裸片，在最后測試時才發(fā)現(xiàn)了其中一個不良裸片，那么其結(jié)果不僅損失了一個裸片，還浪費(fèi)了三個良好的裸片（此時假設(shè)沒有辦法打開封裝，也無法以較低的成本完好無損地取回良好的裸片；雖然有時也并非如此）。

審核編輯 黃宇