1 簡介

上電時序（Power-up Sequeence）是指各電源軌上電的先后關(guān)系。 與之對應(yīng)的是下電時序，但是在電路設(shè)計過程中，一般不會去考慮下電時序（特殊的場景除外）。今天，我們主要了解一下上電時序控制相關(guān)內(nèi)容。

2 時序電路設(shè)計

今天主要從通用設(shè)計方案和專用設(shè)計方案兩個方面進行進行講解：

• 通用設(shè)計方案

通用的設(shè)計方案可以通過分立器件實現(xiàn)和 通用延時芯片實現(xiàn) 。

• 分立器件實現(xiàn)延時

這種方式比較簡單，就是利用電容的充電特性。延時的時長，通過改變電容值的大小來實現(xiàn)。具體電路見下：

這種上電方案主要特點是電路結(jié)構(gòu)簡單，但上電延時時間難以精確控制，且可能導(dǎo)致上電的過程比較緩慢，在FPGA的上電過程中可以使用。

• 通用延時芯片

我們采用的LM3880芯片進行電源時序控制，這種控制的方式比較簡單。LM3880 簡單電源時序控制器提供了最簡單的方法來控制多個獨立電壓軌的上電時序和下電時序。通過錯開啟動序列，可以避免可能影響系統(tǒng)可靠性的鎖存情況或大 浪涌電流。

該芯片可以同時實現(xiàn)對上下電的控制，上電與下單的延時時間由EN管腳進行控制，默認(rèn)是2ms。

上電時序圖見下：

下電時序圖見下：

這款芯片還可以對延時的時間進行調(diào)整，默認(rèn)為2ms。如需對 VCC 電壓軌提供額外的延遲序列，在 EN 引腳上連接一個電容，見下圖：

在使用內(nèi)部上拉電流源為外部電容 (CEN) 充電的情況下，可通過下面公式來計算使能引腳延遲：

第一個計時器將在上升閾值開始計數(shù)，但始終會在第一個輸出標(biāo)志 釋放之前 EN 引腳取消置位時復(fù)位：

• 專用設(shè)計方案

許多FPGA要求不同電源電壓軌以特定順序上電。內(nèi)核電壓的供應(yīng)往往需要早于I/O電壓的供應(yīng)，否則一些FPGA會被損壞。為了避免這種情況，電源需要按正確的順序上電。使用標(biāo)準(zhǔn)DC-DC轉(zhuǎn)換器上的使能引腳，可以輕松實現(xiàn)簡單的上電時序控制。器件關(guān)斷通常也需要時序控制，僅執(zhí)行使能引腳時序控制，很難取得良好的結(jié)果。更好的解決辦法是使用具有高級集成時序控制功能的PMIC，例如 ADP5014。

更多的內(nèi)容請參考設(shè)計手冊。