據(jù)中科院研究人員介紹，名為“Zhejiang”的大芯片將使用22 納米工藝制造。

真正的摩爾定律，即晶體管隨著工藝的每次縮小而變得更便宜、更快，這就是正在讓芯片制造商抓狂的事。有兩種不同的方法可以制造容量更大但通常不是更快的計(jì)算引擎，將設(shè)備分解成小芯片并將它們連接在一起或?qū)⑺鼈兾g刻在整個硅晶圓上，再加上第三種覆蓋層，這兩種方法都可以與 2.5D 和 3D 堆疊一起使用。芯片以擴(kuò)展容量和功能。

無論如何，所有這些方法都受到用于蝕刻芯片的光刻設(shè)備的掩模版限制的限制。

目前的設(shè)備是針對 300 mm 硅片定制的，該屏障為 858 mm2，僅此而已。沒有任何芯片可以蝕刻得比這更大。在過去的三十年里，從 150 毫米晶圓到 200 毫米晶圓到 300 毫米晶圓并沒有改變掩模版極限，從可見光光刻到水浸光刻再到極紫外光刻也沒有改變掩模版極限。假設(shè)轉(zhuǎn)向 450 毫米晶圓也不會改變掩模版限制。到 2023 年，擁有 450 毫米晶圓將允許更大容量的晶圓級計(jì)算引擎。但 450 毫米晶圓的工程挑戰(zhàn)對于 IBM、英特爾、三星、臺積電、GlobalFoundries 和尼康來說太難解決，但這一努力于 2015 年被放棄。

光罩限制（光穿過芯片掩模以在硅晶圓上蝕刻晶體管的孔徑大小）不僅定義了小芯片的設(shè)計(jì)方式，而且還限制了離散計(jì)算和內(nèi)存塊的大小單個晶圓。如果我們有 450 毫米的晶圓，并且晶圓級計(jì)算機(jī)的所有邏輯都可以用比晶圓更大的掩模版一次性蝕刻，那將是令人驚奇的，但這不是光刻設(shè)備的工作原理。總而言之，小芯片和晶圓級之間的區(qū)別實(shí)際上在于如何構(gòu)建互連，以利用計(jì)算和內(nèi)存的離散元件來構(gòu)建計(jì)算引擎插槽。

盡管存在這樣的限制，業(yè)界始終需要構(gòu)建更強(qiáng)大的計(jì)算引擎，并且在摩爾定律結(jié)束時，如果能夠找到一種方法，讓這些設(shè)備的制造成本也更低，那就太好了。

中國科學(xué)院（CAS）計(jì)算技術(shù)研究所的研究人員剛剛在《基礎(chǔ)研究》雜志上發(fā)表了一篇論文，討論了光刻和小芯片的局限性，并提出了一種他們稱之為“大芯片”的架構(gòu)，該架構(gòu)模仿了晶圓級Trilogy Systems 在 20 世紀(jì) 80 年代的努力以及Cerebras Systems 在 2020 年代成功的晶圓級架構(gòu)。埃隆·馬斯克 （Elon Musk） 的特斯拉正在打造自己的“Dojo”超級計(jì)算機(jī)芯片，但這不是晶圓級設(shè)計(jì)，而是將Dojo D1 核心復(fù)雜地封裝成某種東西，如果你瞇著眼睛看，它看起來就像是由 360 個小芯片構(gòu)建的晶圓級插槽。也許通過 Dojo2 芯片，特斯拉將轉(zhuǎn)向真正的晶圓級設(shè)計(jì)?？雌饋聿⒉恍枰龊芏喙ぷ骶湍芡瓿蛇@樣的壯舉。

中國科學(xué)院整理的這篇論文討論了很多關(guān)于為什么需要開發(fā)晶圓級器件的問題，但沒有提供太多關(guān)于他們開發(fā)的大芯片架構(gòu)實(shí)際上是什么樣子的細(xì)節(jié)。它并沒有表明大芯片是否會像特斯拉對 Dojo 那樣采用小芯片方法，或者像 Cerebras 從一開始就一路向晶圓級發(fā)展。

研究人員表示，該設(shè)計(jì)能夠在單個分立器件中擴(kuò)展至 100 個小芯片，我們過去稱之為插槽，但對我們來說聽起來更像是系統(tǒng)板。目前尚不清楚這 100 個小芯片將如何配置，也不清楚這些小芯片將實(shí)現(xiàn)什么樣的內(nèi)存架構(gòu)（陣列中將有 1，600 個內(nèi)核）。

我們所知道的是，隨著大芯片的迭代，有 16 個 RISC-V 處理器使用芯片上的網(wǎng)絡(luò)在共享主內(nèi)存上進(jìn)行對稱多處理，相互連接，并且小芯片之間有 SMP 鏈接，因此每個塊可以在整個復(fù)合體中共享內(nèi)存。

以下是RISC-V 小芯片的框圖：

以下是如何使用中介層將 16 個小芯片捆綁在一起形成具有共享內(nèi)存的 256 核計(jì)算復(fù)合體，從而實(shí)現(xiàn)芯片間 （D2D） 互連：

CAS 研究人員表示，絕對沒有什么可以阻止這種小芯片設(shè)計(jì)以晶圓級實(shí)現(xiàn)。然而，對于這次迭代，看起來它將是使用 2.5D 中介層互連的小芯片。

互連與計(jì)算元件一樣重要，這在系統(tǒng)和子系統(tǒng)設(shè)計(jì)中始終如此。

“該接口是使用基于時間復(fù)用機(jī)制的通道共享技術(shù)設(shè)計(jì)的，”研究人員在談到 D2D 互連時寫道?！斑@種方法減少了芯片間信號的數(shù)量，從而最大限度地減少了 I/O 凸塊和內(nèi)插器布線資源的面積開銷，從而可以顯著降低基板設(shè)計(jì)的復(fù)雜性。小芯片終止于頂部金屬層，微型 I/O 焊盤就建在該金屬層上?！?/p>

雖然一個大芯片計(jì)算引擎作為多芯片或晶圓級復(fù)合體可能很有趣，但重要的是如何將這些設(shè)備互連以提供百億億級計(jì)算系統(tǒng)。以下是 CAS 研究人員對此的看法：

研究人員在談到這種計(jì)算和內(nèi)存的分層結(jié)構(gòu)時寫道：“對于當(dāng)前和未來的億億級計(jì)算，我們預(yù)測分層小芯片架構(gòu)將是一種強(qiáng)大而靈活的解決方案。”如下圖所示，這段來自 CAS 的長篇引用紙?！胺謱有⌒酒軜?gòu)被設(shè)計(jì)為具有多個內(nèi)核和許多具有分層互連的小芯片。在chiplet內(nèi)部，內(nèi)核使用超低延遲互連進(jìn)行通信，而chiplet之間則以得益于先進(jìn)封裝技術(shù)的低延遲互連，從而在這種高可擴(kuò)展性系統(tǒng)中實(shí)現(xiàn)片上延遲和NUMA效應(yīng)可以最小化。存儲器層次結(jié)構(gòu)包含核心存儲器、片內(nèi)存儲器和片外存儲器。這三個級別的內(nèi)存在內(nèi)存帶寬、延遲、功耗和成本方面有所不同。在分層chiplet架構(gòu)的概述中，多個核心通過交叉交換機(jī)連接并共享緩存。這就形成了一個pod結(jié)構(gòu)，并且pod通過chiplet內(nèi)網(wǎng)絡(luò)互連。多個pod形成一個chiplet，chiplet通過chiplet間網(wǎng)絡(luò)互連，然后連接到片外存儲器。需要仔細(xì)設(shè)計(jì)才能充分利用這種層次結(jié)構(gòu)。合理利用內(nèi)存帶寬來平衡不同計(jì)算層次的工作負(fù)載可以顯著提高chiplet系統(tǒng)效率。正確設(shè)計(jì)通信網(wǎng)絡(luò)資源可以確保小芯片協(xié)同執(zhí)行共享內(nèi)存任務(wù)?！?/p>

很難反駁這句話中所說的任何內(nèi)容，但 CAS 研究人員并沒有說明他們將如何實(shí)際處理這些問題。這是最困難的部分。

有趣的是，該圖中的內(nèi)核被稱為“可編程”和“可重新配置”，但我們不確定這意味著什么。它可能需要使用可變線程技術(shù)（例如 IBM 的 Power8、Power9 和 Power10 處理器）來完成更多工作，而不是在核心中混合使用 CPU 和 FPGA 元件。

CAS 研究人員表示，大芯片計(jì)算引擎將由超過 1 萬億個晶體管組成，占據(jù)數(shù)千平方毫米的總面積，采用小芯片封裝或計(jì)算和存儲塊的晶圓級集成。對于百億億級 HPC 和 AI 工作負(fù)載，我們認(rèn)為 CAS 很可能正在考慮 HBM 堆疊 DRAM 或其他一些替代雙泵浦主內(nèi)存，例如英特爾和 SK Hynix 開發(fā)的 MCR 內(nèi)存。RISV-V 內(nèi)核可能會有大量本地 SRAM 進(jìn)行計(jì)算，這可能會消除對 HBM 內(nèi)存的需求，并允許使用 MCR 雙泵浦技術(shù)加速 DDR5 內(nèi)存。很大程度上取決于工作負(fù)載以及它們對內(nèi)存容量和內(nèi)存帶寬的敏感程度。