如何設(shè)計(jì)一個(gè)16比特的減法器呢？

減法電路是基本集成運(yùn)放電路的一種，算術(shù)運(yùn)算電路主要包括數(shù)字加法器電路、數(shù)字減法器電路、數(shù)字乘法器電路和數(shù)字除法器電路。

由于基本的算術(shù)運(yùn)算加法、減法、乘法、除法最終都可歸結(jié)為加法或減法運(yùn)算，因此，在算術(shù)運(yùn)算電路中數(shù)字加法器電路與數(shù)字減法器電路是最基礎(chǔ)的電路。一般是由集成運(yùn)放外加反饋網(wǎng)絡(luò)所構(gòu)成的運(yùn)算電路來實(shí)現(xiàn)。

Verilog設(shè)計(jì)

設(shè)計(jì)一個(gè)16比特的減法器

（1）基于全減器設(shè)計(jì)“行波借位減法器”，基礎(chǔ)的全減器模塊

行波借位減法器

（2）根據(jù)行波進(jìn)位加法器，通過控制信號(hào)，使其同時(shí)具有加法和減法的功能，注意進(jìn)位。

加減法器

測試波形

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