Hi，根據(jù)之前大家的反饋，這一章就來(lái)簡(jiǎn)單介紹一下CDC也就是跨時(shí)鐘域可能存在的一些問(wèn)題以及基本的跨時(shí)鐘域處理方法。

跨時(shí)鐘域的問(wèn)題主要存在于異步時(shí)鐘信號(hào)之間。首先同步時(shí)鐘和異步時(shí)鐘的主要區(qū)別在于同步時(shí)鐘是同源的，有一個(gè)確定的相位關(guān)系，在綜合約束的保證下同步時(shí)鐘路徑可以盡可能的去滿足setup/hold的要求。同步時(shí)鐘在CDC中屬于同一個(gè)時(shí)鐘域。

而異步時(shí)鐘來(lái)自不同的晶振源，他們之間沒(méi)有一個(gè)確定的相位關(guān)系，也就是說(shuō)如果一個(gè)條路徑的起點(diǎn)和終點(diǎn)寄存器由異步時(shí)鐘驅(qū)動(dòng)，沒(méi)有任何辦法來(lái)保證信號(hào)在何時(shí)會(huì)到達(dá)終點(diǎn)寄存器，這樣可能引發(fā)一系列的問(wèn)題，比如亞穩(wěn)態(tài)。我們知道對(duì)于同步時(shí)鐘信號(hào)，在綜合工具以及后端工具中有時(shí)鐘約束，可以解決同步時(shí)鐘路徑的setup/hold，而對(duì)于異步信號(hào)，在綜合以及后端中都設(shè)為false path，也就是說(shuō)沒(méi)有辦法從工具的角度進(jìn)行解決。在這種情況下，就需要從設(shè)計(jì)層面來(lái)解決這個(gè)問(wèn)題，避免這些路徑的違例對(duì)電路功能造成影響。

Synopsys提供的Spyglass工具可以用于檢測(cè)系統(tǒng)中存在的CDC路徑，并且分析其可能產(chǎn)生的問(wèn)題，在綜合之前進(jìn)行CDC的檢測(cè)以及相關(guān)設(shè)計(jì)的修改，可以最大程度地避免這些問(wèn)題。下面我們來(lái)看下幾種CDC可能造成的問(wèn)題以及相應(yīng)的檢測(cè)和簡(jiǎn)單的解決方案。

1.metastability

亞穩(wěn)態(tài)是跨時(shí)鐘域中最主要的一個(gè)問(wèn)題，因?yàn)樵谝粭l時(shí)鐘路徑中我們無(wú)法預(yù)知信號(hào)會(huì)在何時(shí)到達(dá)終點(diǎn)寄存器，那么有可能信號(hào)就會(huì)造成setup/hold的違例

上圖所示的例子是一個(gè)很典型的metastability 問(wèn)題。由于A信號(hào)在F2寄存器的setup違例，造成的亞穩(wěn)態(tài)會(huì)在F2的下接負(fù)載中進(jìn)行傳播。

對(duì)于亞穩(wěn)態(tài)問(wèn)題，針對(duì)具體信號(hào)的功能，一般有不同的處理。

對(duì)于多bit的data信號(hào)，我們可以使用使能技術(shù)，也就是通過(guò)一個(gè)使能信號(hào)來(lái)判斷data信號(hào)是否已經(jīng)穩(wěn)定，當(dāng)使能信號(hào)有效的時(shí)候說(shuō)明data處于穩(wěn)定狀態(tài)，在這種情況下終點(diǎn)寄存器才對(duì)信號(hào)進(jìn)行采樣，可以保證沒(méi)有setup/hold違例。而使能信號(hào)一般使用double FF的方法來(lái)進(jìn)行同步。下面是一些簡(jiǎn)單的data同步電路的例子：

在該電路中Cntrl信號(hào)通過(guò)兩級(jí)寄存器同步，通過(guò)mux來(lái)控制data的采樣，注意到這里使用的是recirculate的mux

當(dāng)然也可以不適用recirculate的mux，mux的另一個(gè)輸入同樣來(lái)自終點(diǎn)時(shí)鐘域。

此外還可以通過(guò)long-delay，也就是給信號(hào)長(zhǎng)的延時(shí)來(lái)保證信號(hào)能在指定的時(shí)間到達(dá)。

如果是控制信號(hào)，我們可以直接使用double FF的方法，也就是多級(jí)寄存器同步的方法來(lái)進(jìn)行同步。這是因?yàn)榭刂菩盘?hào)位數(shù)較少，不需要額外使用使能信號(hào)資源。

上圖是個(gè)最基本的兩級(jí)flop的同步器，原理很簡(jiǎn)單，我們默認(rèn)亞穩(wěn)態(tài)會(huì)在一個(gè)時(shí)鐘周期之內(nèi)解決，因此從第一級(jí)flop輸入的亞穩(wěn)態(tài)到第二級(jí)flop就穩(wěn)定了。因?yàn)檫@是一個(gè)1-bit的信號(hào)，所以如果第一個(gè)時(shí)鐘亞穩(wěn)態(tài)穩(wěn)定的值不是我們預(yù)估的值，比如1->0的跳變，亞穩(wěn)態(tài)最后結(jié)果是1，那么0的穩(wěn)定值也會(huì)在下一個(gè)周期到達(dá)第二級(jí)flop。

以上是一些最基本的信號(hào)同步器，根據(jù)具體design的不同，可以設(shè)置不同的同步邏輯，但同步邏輯的基本思路都類似，通過(guò)控制信號(hào)來(lái)保證來(lái)自時(shí)鐘源A的信號(hào)在穩(wěn)定的情況下才被來(lái)自時(shí)鐘源B的終點(diǎn)寄存器采樣，而控制信號(hào)因?yàn)槎酁閱?/span>bit，一般都使用兩級(jí)寄存器來(lái)采樣。

2. fast-slow CDC

除了亞穩(wěn)態(tài)之外，如果信號(hào)起始時(shí)鐘源頻率比終點(diǎn)時(shí)鐘源高很多，那么可能就會(huì)導(dǎo)致信號(hào)的丟失。

在上圖的例子中，雖然A信號(hào)到B信號(hào)之間使用了同步器，但是如果時(shí)鐘域A的頻率過(guò)高，很容易造成信號(hào)的丟失。對(duì)此，我們需要使用額外的結(jié)構(gòu)來(lái)保證A信號(hào)不丟失。

常用的方法有兩種，一是使用定制化的電路，使A->B之間有至少一個(gè)B周期的延時(shí)。

另一個(gè)是使用控制信號(hào)，控制信號(hào)的信息來(lái)自B時(shí)鐘域的反饋信號(hào)，當(dāng)B成功完成一次有效采樣之后，才讓A讀取下一個(gè)信號(hào)。針對(duì)不同的具體電路有不同的設(shè)計(jì)方案，這里就不一一列出。

3. multi-bit data correlation

對(duì)于多bit的data信號(hào)，如果采用每個(gè)bit分別同步的方法，由于每個(gè)bit到達(dá)同步器的延時(shí)不同，可能造成采樣時(shí)刻多bit的信號(hào)corelation有問(wèn)題。

在上圖所示例子中，由于每個(gè)bit到達(dá)2-FFs同步器的時(shí)間不同，如果這幾位bit同時(shí)跳變，可能在第一拍采樣的時(shí)候采到的不是我們想要的結(jié)果。

對(duì)此，我們可以使用格雷碼，來(lái)確保對(duì)于多bit信號(hào)每次只有一位bit發(fā)生了跳變。另外可以使用使能信號(hào)，在所有bit的信號(hào)都穩(wěn)定之后，才進(jìn)行同步采樣。

4. FIFO

我們可以使用FIFO來(lái)完成跨時(shí)鐘域的信號(hào)轉(zhuǎn)換，下圖是一個(gè)簡(jiǎn)單的FIFO例子

FIFO會(huì)占用比較多的資源，但對(duì)于跨時(shí)鐘域問(wèn)題能夠有很好的保證。對(duì)于FIFO，我們可以使用DesignWare中已經(jīng)搭建好的標(biāo)準(zhǔn)單元，這是經(jīng)過(guò)驗(yàn)證的可綜合的FIFO。在Spyglass中，我們也可以對(duì)FIFO的正確性進(jìn)行驗(yàn)證。

5.reset synchronization

復(fù)位信號(hào)是一個(gè)系統(tǒng)中最重要的幾種信號(hào)。復(fù)位信號(hào)的同步也是系統(tǒng)中很關(guān)鍵的一個(gè)環(huán)節(jié)。對(duì)于復(fù)位信號(hào)的同步，我們有一個(gè)經(jīng)典的標(biāo)準(zhǔn)設(shè)計(jì)方案

從上圖中我們可以看到，我們采用了異步復(fù)位同步釋放地方法。這里并不是直接將復(fù)位信號(hào)進(jìn)行兩級(jí)同步。

以上就是CDC的一些基本問(wèn)題和經(jīng)典的解決方案，針對(duì)不同設(shè)計(jì)我們可以有不同的解決方法，而通過(guò)Spyglass，我們可以在綜合之前對(duì)CDC的問(wèn)題進(jìn)行一個(gè)完整的檢測(cè)。希望以上對(duì)大家的設(shè)計(jì)有所幫助。