概述
AD9577既提供一個多路輸出時鐘發(fā)生器功能，又帶有兩個片上鎖相環(huán)內(nèi)核PLL1和PLL2，專門針對網(wǎng)絡(luò)時鐘應(yīng)用而優(yōu)化。PLL設(shè)計基于ADI公司成熟的高性能、低抖動頻率合成器產(chǎn)品系列，確保實(shí)現(xiàn)較高的網(wǎng)絡(luò)性能。PLL具有I^2^C 可編程輸出頻率和格式。小數(shù)N分頻PLL可支持?jǐn)U頻時鐘功能，降低EMI輻射的峰值功率。兩個PLL均可支持頻率余量微調(diào)功能。
數(shù)據(jù)表：*附件：AD9577帶雙路PLL、擴(kuò)頻和余量微調(diào)功能的時鐘發(fā)生器技術(shù)手冊.pdf

第一個整數(shù)N分頻PLL部分(PLL1)由一個鑒頻鑒相器(PFD)、一個電荷泵(CP)、一個低噪聲電壓控制振蕩器(VCO)、一個可編程反饋分頻器和兩個獨(dú)立可編程輸出分頻器組成。通過將外部晶振或基準(zhǔn)時鐘連接至REFCLK引腳，可將最高達(dá)637.5 MHz的頻率同步至輸入基準(zhǔn)。針對所需輸出速率，每個輸出分頻器和反饋分頻器的比率可以是工廠設(shè)定或I^2^C 編程設(shè)定。

第二個小數(shù)N分頻PLL(PLL2)內(nèi)置一個可編程模塊，可合成基準(zhǔn)頻率小數(shù)倍的VCO頻率。針對所需輸出速率（最高達(dá)637.5 MHz），每個輸出分頻器和反饋分頻器的比率可以通過工廠編程設(shè)定。這個小數(shù)N分頻PLL還可在整數(shù)N分頻模式下工作以充分降低抖動。

最多四個差分輸出時鐘信號可配置成LVPECL或LVDS信號傳輸格式。每個輸出對也可配置用于最多八個CMOS輸出。支持這類格式的組合。無需外部環(huán)路濾波器元件，從而節(jié)約了寶貴的設(shè)計時間和電路板空間。AD9577提供40引腳6 mm × 6 mm LFCSP封裝，采用3.3 V單電源供電，工作溫度范圍為-40℃至+85°C。

應(yīng)用

• 低抖動、低相位噪聲多路輸出時鐘發(fā)生器，支持多種數(shù)據(jù)通信應(yīng)用，包括以太網(wǎng)、光纖、SONET、SDH、PCI-e、SATA、PTN、OTN、ADC/DAC和數(shù)字視頻。
• 擴(kuò)頻時鐘

特性

• 完全集成雙路PLL/VCO內(nèi)核
• 1個整數(shù)N分頻和1個小數(shù)N分頻PLL
• 連續(xù)頻率范圍：11.2 MHz至200 MHz
  -- 提供200 MHz至637.5 MHz的大多數(shù)頻率
• PLL1相位抖動
  （12 kHz至20 MHz）:
  460 fs rms（典型值）
• PLL2相位抖動（12 kHz至20 MHz）
  • 整數(shù)N分頻模式:470 fs rms（典型值）
  • 小數(shù)N分頻模式:660 fs rms（典型值）
• 輸入晶體或基準(zhǔn)時鐘頻率
• 擴(kuò)頻向下擴(kuò)頻 [0, ?0.5]%
• 2引腳控制的頻率分布圖余量微調(diào)
• 集成環(huán)路濾波器
• 欲了解更多特性，請參考數(shù)據(jù)手冊

框圖

引腳配置描述

典型性能特征

詳細(xì)框圖

示例應(yīng)用程序

典型應(yīng)用電路