概述
AD9548可為包括同步光纖網(wǎng)絡(luò)(SONET/SDH)在內(nèi)的許多系統(tǒng)提供同步。它可以產(chǎn)生一個(gè)與高達(dá)四個(gè)差分或者八個(gè)單端外部輸入基準(zhǔn)之一同步的輸出時(shí)鐘。數(shù)字PLL能減少與外部基準(zhǔn)有關(guān)的輸入時(shí)間抖動或者相位噪聲。即使當(dāng)所有基準(zhǔn)發(fā)生故障，AD9548仍能夠利用數(shù)控環(huán)路和保持(holdover)電路連續(xù)產(chǎn)生有效的、干凈的(低抖動)輸出時(shí)鐘。
數(shù)據(jù)表：*附件：AD9548 4-8路輸入的網(wǎng)絡(luò)時(shí)鐘發(fā)生器-同步器技術(shù)手冊.pdf

AD9548可工作于-40°C至+85°C的工業(yè)溫度范圍。

應(yīng)用

• 網(wǎng)絡(luò)同步
• 基準(zhǔn)時(shí)鐘抖動清除
• GPS 1 每秒脈沖數(shù)同步
• SONET/SDH時(shí)鐘，直到OC-192，包括前向糾錯(cuò)(FEC)
• Stratum 2保持(holdover)，抖動清除，及相位瞬變控制
• Stratum 3/3E 基準(zhǔn)時(shí)鐘
• 無線基站，控制器
• 有線基礎(chǔ)設(shè)施
• 數(shù)據(jù)通信

特性

框圖

引腳配置描述

典型性能特征

輸入/輸出端接建議

操作理論

AD9548提供的時(shí)鐘輸出在相位和頻率上與所選（有效）參考時(shí)鐘直接相關(guān)，主要由系統(tǒng)時(shí)鐘控制。AD9548支持多達(dá)八個(gè)參考輸入通道以及廣泛的參考頻率。該產(chǎn)品的核心是一個(gè)數(shù)字鎖相環(huán)（DPLL）。DPLL具有可編程數(shù)字環(huán)路濾波器，可大幅降低抖動傳輸，從有源參考時(shí)鐘到輸出。AD9548支持多種手動和自動切換模式。在保持模式下，只要數(shù)模轉(zhuǎn)換器（DAC）采樣時(shí)鐘存在，AD9548就會持續(xù)提供輸出。保持模式輸出頻率是保持模式前輸出頻率歷史記錄的時(shí)間平均值。

該器件提供手動和自動參考切換功能，如果有源參考失效或出現(xiàn)故障，它可以切換到備用參考。直接數(shù)字合成器（DDS）和集成DAC構(gòu)成一個(gè)數(shù)字控制振蕩器（DCO）。DCO輸出是一個(gè)正弦信號（最大450 MHz），其頻率由有源參考頻率以及可編程參考預(yù)分頻器（R）和反饋分頻器（S）確定。雖然圖35中未明確顯示，但D - 除法器包含一個(gè)整數(shù)和分?jǐn)?shù)組件，類似于分?jǐn)?shù)N型合成器。

SYSCLKx輸入為DAC提供采樣時(shí)鐘，它可以是直接應(yīng)用的高頻源，也可以是低頻源，通過集成的PLL倍頻器提供所需頻率。低頻選項(xiàng)還允許使用連接在SYSCLKx輸入兩端的晶體諧振器。

DAC輸出直接在芯片上進(jìn)行濾波，去除采樣雜散。一旦輸入信號轉(zhuǎn)換為單端信號，內(nèi)部濾波器就會將濾波后的正弦信號轉(zhuǎn)換為時(shí)鐘信號（方波），其上升沿和下降沿都非?？?。

時(shí)鐘分配部分為四個(gè)輸出驅(qū)動器提供信號。每個(gè)驅(qū)動器可配置為單端差分LVPECL/LVDS輸出或雙單端CMOS輸出。此外，四個(gè)輸出中的每一個(gè)都有一個(gè)專用的30位可編程正/負(fù)分頻器。這使得時(shí)鐘分配部分在高達(dá)725 MHz的頻率下都能使用。它可以使用帶通重建濾波器（例如SAW濾波器）從DAC輸出頻譜中提取圖像，從而允許輸出頻率超過DAC輸出典型的450 MHz限制。

參考時(shí)鐘輸入

四對引腳為參考時(shí)鐘接收器提供接入。每對引腳可配置為單個(gè)差分接收器或兩個(gè)獨(dú)立的單端接收器，以適應(yīng)輸入信號以及緩慢上升和下降沿的情況。差分和單端輸入接收器都采用遲滯方式，遲滯可確保輸入不會因浮動輸入而導(dǎo)致接收器出現(xiàn)自發(fā)振蕩。

配置為差分工作模式時(shí)，輸入接收器可適應(yīng)交流或直流耦合輸入信號。接收器內(nèi)部直流偏置，以處理交流耦合操作。

配置為單端工作模式時(shí)，輸入接收器具有典型值為45 kΩ的下拉負(fù)載。每個(gè)單端接收器都有三個(gè)用戶可編程閾值電壓范圍。