隨著技術(shù)的飛速發(fā)展，商業(yè)、工業(yè)及汽車等領(lǐng)域?qū)δ透邷?a target="_blank">集成電路（IC）的需求持續(xù)攀升?。高溫環(huán)境會嚴(yán)重制約集成電路的性能、可靠性和安全性，亟需通過創(chuàng)新技術(shù)手段攻克相關(guān)技術(shù)難題?。

這份白皮書致力于探討高溫對集成電路的影響，并提供適用于高功率的設(shè)計技術(shù)以應(yīng)對這些挑戰(zhàn)。第一篇文章介紹了工作溫度，包括環(huán)境溫度和結(jié)溫等。第二篇文章介紹了高結(jié)溫帶來的挑戰(zhàn)。本文將繼續(xù)介紹IC的高溫設(shè)計原則。

IC 的高溫設(shè)計

?IC 技術(shù)

使用適當(dāng)?shù)脑驮O(shè)計技術(shù)，體硅（Bulk silicon）工藝承受的溫度可達約 200℃至 250℃，而絕緣體上硅 (SOI) 技術(shù)的溫度可達 250℃至 300℃。采用特殊技術(shù)甚至可以承受更高的溫度，例如砷化鎵（GaAs）可達約 500°C，碳化硅（SiC）可達約 700°C，金剛石可達約 1000°C。

針對高溫應(yīng)用的 SOI 技術(shù)受到了研究和工業(yè)界的極大關(guān)注。在傳統(tǒng)的 MOS 晶體管中，主要的結(jié)泄漏來源是漏極到襯底的漏極結(jié)面積導(dǎo)致的。通過采用 SOI CMOS 技術(shù)，這種泄漏被有效地消除了。SOI 技術(shù)還不會出現(xiàn)閂鎖現(xiàn)象，因為它消除了在傳統(tǒng) bulk CMOS 工藝中造成閂鎖的寄生雙極。

SOI 技術(shù)有很多優(yōu)點，但也有一些明顯的缺點。主要缺點是制造成本高于傳統(tǒng)硅晶片。這是由于制造絕緣層需要額外的步驟，以及工藝的整體復(fù)雜性。絕緣層會增加熱阻（高壓技術(shù)需要更厚的埋氧層），這在電氣上隔離了元件，但同時也增加了這些元件向襯底的熱阻。其他影響包括應(yīng)力差、閾值電壓變化和電荷積累。

基于 65 納米 BCD 技術(shù)的安森美（onsemi）Treo 平臺（采用結(jié)隔離用于低壓和中壓，深槽隔離用于高壓）提供了一種具有成本效益的解決方案，具備良好的熱管理能力，經(jīng)驗證可在至少 175°C 結(jié)溫下可靠運行，甚至在短時間內(nèi)可以承受高達200°C的結(jié)溫Tj。該平臺基于65納米低壓CMOS構(gòu)建，可選配中壓和高壓 BCD 模塊。它還針對高溫工作進行了優(yōu)化。所有器件的認(rèn)證均已完成，包括評估高溫工作條件下，損耗效應(yīng)的影響。

?工藝設(shè)計包（PDK）

PDK 對 IC 設(shè)計至關(guān)重要，它提供了一個連接設(shè)計和制造的標(biāo)準(zhǔn)化框架。包括制造工藝、器件模型、設(shè)計規(guī)則和驗證檢查的詳細信息，確保設(shè)計符合制造要求及代工廠的規(guī)范。為了設(shè)計出能夠在高溫下工作的電路，給定技術(shù)的 PDK 必須具備高溫下的所有必要數(shù)據(jù)，包括器件模型、安全工作區(qū)、老化模型、電遷移規(guī)則和一些附加檢查。

?安全工作區(qū)（SOA）

損耗效應(yīng)的影響在技術(shù)器件認(rèn)證過程中需要被量化，并轉(zhuǎn)化為電路設(shè)計人員可以使用的規(guī)則。這些規(guī)則包括安全工作區(qū)（SOA）。SOA 是指半導(dǎo)體器件在不導(dǎo)致性能下降或損壞的情況下，可以正常工作的電壓和電流范圍。SOA 通常在元器件數(shù)據(jù)手冊中以圖表形式展示，其中 x 軸表示電壓，y 軸表示電流，曲線下的區(qū)域代表安全工作條件。SOA 區(qū)域由各種限制條件確定，包括最大電壓、電流、功率耗散、熱載流子退化、柵極氧化物擊穿、二次擊穿和其他機制。

實際驗證一個設(shè)計中，所有元器件是否都在安全工作區(qū)內(nèi)工作，需要在器件模型中添加 SOA 條件。在 SPICE 仿真過程中，仿真工具會驗證器件是否超出允許的工作條件。

圖 1. NMOS 晶體管的安全工作區(qū)

?老化模型

老化仿真通過模擬單個元器件在高溫、電壓和電流等應(yīng)力因素作用下隨時間發(fā)生的退化，來預(yù)測長期可靠性和性能。使用新模型的基線仿真可先確定初始性能。然后利用老化過程仿真來預(yù)測退化情況，這可以通過各種應(yīng)力因素，包括熱載流子退化、負偏置溫度不穩(wěn)定性（NBTI）和正偏置溫度不穩(wěn)定性（PBTI）等機制的老化模型。最后，使用老化后的模型進行仿真以評估性能和可靠性，通過比較初始結(jié)果和老化后的結(jié)果來識別性能上的顯著變化、潛在故障點以及需要改進設(shè)計的區(qū)域。老化模型是根據(jù)在溫度、電壓和電流等各種條件下進行的加速壽命測試所獲得的數(shù)據(jù)創(chuàng)建的。

?金屬互連

電遷移分析需要根據(jù)溫度和電流密度等應(yīng)力條件下的加速壽命測試建立特性良好的模型。電遷移模型通?；诓既R克方程，有助于在設(shè)計過程中確定最小金屬互連寬度和通孔數(shù)量。對于中壓（20V 至 45V）和高壓（45V 以上），需要采取特殊的預(yù)防措施，如保持足夠的間距以防止介電擊穿和 TDDB。根據(jù)所使用的技術(shù)，可能還需要跳過薄金屬層來增加具有較高電壓差的金屬層間垂直隔離距離，同時加厚介質(zhì)層。在布局中驗證較高的金屬間距以及可能跳過的金屬層，需要正確識別電壓域并應(yīng)用相應(yīng)的設(shè)計規(guī)則檢查（DRC）。

?器件模型

安森美 Treo 平臺提供的器件模型涵蓋 -40°C 至 200°C 的寬溫度范圍。所有器件模型均基于在?40°C、0°C、25°C、90°C、150°C 和 200°C 溫度下測量的特征數(shù)據(jù)。安全工作區(qū)檢查覆蓋整個溫度范圍，并支持穩(wěn)態(tài)限制以及瞬態(tài) / 絕對最大限制。老化模型和電遷移模型基于詳細的技術(shù)特征數(shù)據(jù)。布局驗證可自動識別電路中各個線網(wǎng)的電壓域，并為互連和隔離應(yīng)用相應(yīng)的設(shè)計規(guī)則。 所有這些使得 Treo 平臺 BCD65 技術(shù)工藝設(shè)計包足以應(yīng)對高溫工作。

?設(shè)計技術(shù)

在高溫條件下，IC 元器件一般仍能正常工作，但結(jié)泄漏會顯著增加。MOS 晶體管的性能會隨著閾值電壓和載流子遷移率的降低而下降，導(dǎo)致亞閾值泄漏增加、跨導(dǎo)降低和導(dǎo)通電阻增大。擴散電阻和多晶硅電阻雖然仍能工作，但它們的電阻值可能會發(fā)生變化。薄氧化層電容能保持電容值，但使用擴散電極的擴散電阻和電容的漏電會增加。

各種高溫 CMOS 設(shè)計技術(shù)已被提出，例如零溫度系數(shù) (ZTC) 偏置。然而，ZTC 高度依賴于工藝，并且僅在有限的溫度范圍內(nèi)有效，限制了其實際應(yīng)用。

高溫模擬 IC 設(shè)計的一個實用方法是，選擇對泄漏不敏感且性能基于穩(wěn)定參數(shù)（如匹配和電容）的拓撲結(jié)構(gòu)，或可以在溫度范圍內(nèi)保持穩(wěn)定的參數(shù)，如 MOS 跨導(dǎo)。對于開關(guān)電阻等參數(shù)，MOS 器件的尺寸應(yīng)根據(jù)最壞情況確定。

利用多閾值 CMOS（在同一集成電路中采用不同閾值電壓的晶體管），可以針對高溫優(yōu)化數(shù)字設(shè)計。高 Vt 晶體管可降低非關(guān)鍵路徑的漏電功率，而低 Vt 晶體管則可提高關(guān)鍵路徑的性能。另一種技術(shù)是使用不同的溝道長度：在關(guān)鍵路徑中使用較短的溝道以加快開關(guān)速度，盡管泄漏電流較高；在非關(guān)鍵路徑中使用較長的溝道以降低泄漏電流，這里優(yōu)先考慮的是能效。

?泄漏

高溫下工作電路的設(shè)計技巧包括：

使用對泄漏不敏感的拓撲結(jié)構(gòu)和差分設(shè)計

識別泄漏敏感節(jié)點

減少敏感結(jié)區(qū)

減少敏感結(jié)周圍中性區(qū)的體積

補償泄漏電流

使用有源屏蔽

用足夠大的電流偏置電路，以限制漏電流的影響

不僅 MOS 晶體管的漏極和源極結(jié)會泄漏到體區(qū)，還需要考慮阱區(qū)泄漏。如果 N 阱區(qū)連接到電源，而 P 阱區(qū)接地，則這些阱之間的泄漏會影響電路的電流消耗，但不會直接影響功能。另一種情況是 N 阱區(qū)或 P 阱區(qū)連接到信號節(jié)點。這樣的連接示例包括差分對晶體管的偏置，其中體區(qū)連接到源極而不是電源或地，如圖 2 所示。在這種情況下，N 阱區(qū)或 P 阱區(qū)連接到信號，高溫下較高的泄漏會對差分對的偏置產(chǎn)生負面影響。如果共源共柵晶體管的體區(qū)連接到源極（例如，為了電壓空間），電流鏡也會出現(xiàn)類似情況，連接阱區(qū)的泄漏會在高溫下影響電流鏡的輸出電流。

圖 2. N 阱區(qū)（N2 和 N4）或 P 阱區(qū)（N1 和 N3）連接到信號網(wǎng)絡(luò)的示意圖

圖 3. 顯示阱泄漏路徑的截面圖

另一個例子是用于禁帶參考電路中的雙極結(jié)型晶體管（BJT）的集電極結(jié)泄漏。在 CMOS 工藝中，垂直 NPN 型 BJT 可能會使用深 N 阱作為集電結(jié)。圖 4 展示了一種采用深 N 阱技術(shù)的垂直 NPN 型 BJT 的簡化截面圖。垂直 NPN 晶體管的集電極通過反極化結(jié)二極管 DCQ 與接地的 PEPI 隔離。這個二極管的泄漏電流影響輸出電壓的準(zhǔn)確性，特別是禁帶核心在高于 150°C，以低偏置電流工作時。

圖 4. 芯片中垂直 NPN 型 BJT 的簡化截面圖

禁帶參考電壓源的原理是在其內(nèi)核中使用不同偏置的晶體管。一種常見的技術(shù)是在核心的兩個分支中使用不同數(shù)量的晶體管，這會產(chǎn)生漏電差，在高溫下會對參考的準(zhǔn)確性產(chǎn)生負面影響。集電極泄漏補償?shù)乃枷胧鞘剐孤╇娏鞯谋壤c工作中集電極電流的比例相同?？赏ㄟ^在禁帶核心添加沒有實際功能的填充（dummy）晶體管（如圖 5 所示）來實現(xiàn)。

圖 5. 帶泄漏補償?shù)?Brokaw 禁帶核心及帶與不帶泄漏補償?shù)慕麕л敵鲭妷旱臏囟认嚓P(guān)性

亞閾值溝道泄漏的影響可以通過多種設(shè)計技術(shù)來減小。如果 IC 技術(shù)能夠提供具有不同閾值電壓的多種 MOS 晶體管，選用較高閾值電壓的晶體管可以有效減少泄漏。然而，這種方法可能會犧牲模擬電路所需的電壓空間，并且對于數(shù)字電路而言，會導(dǎo)致開關(guān)速度變慢。因此，可以在非關(guān)鍵路徑中使用高閾值晶體管以減少泄漏，同時在關(guān)鍵路徑中采用低閾值晶體管以保持較高的開關(guān)速度或保留必要的電壓空間（如圖 6 所示）。

圖 6. 不同類型 NMOS 晶體管的泄漏

選擇適當(dāng)尺寸的晶體管有助于平衡亞閾值泄漏、結(jié)泄漏和性能之間的關(guān)系。增加晶體管的長度 (L) 可以減少亞閾值泄漏，但為了保持相同的導(dǎo)通電阻或跨導(dǎo)，也需要增加寬度 (W)，但這也會隨著漏極結(jié)面積的增加而增加結(jié)泄漏。這種技術(shù)既適用于模擬電路也適用于數(shù)字電路。

圖 7. 晶體管尺寸對泄漏的影響，以確定最優(yōu)長度

另一種減少泄漏的技術(shù)是體偏置（body biasing）。通過給晶體管的體區(qū)（bulk/body）施加反向偏置，可以增加閾值電壓，從而減少泄漏。這種技術(shù)的一種改進不需要專門的體區(qū)連接、負電壓或特殊偏置，而是一種簡單的技術(shù)，即將傳遞門（pass-gate）開關(guān)的源極偏置電壓高于柵極電壓。這種方法可應(yīng)用于工作于電源電壓中值區(qū)域的開關(guān)電路，例如當(dāng) MOS 管的第二端被偏置至更高電位時，此時柵極與體區(qū)電壓可顯著低于源極 - 漏極電位。下述電路示例是一個 pass-gate T 型開關(guān)。標(biāo)準(zhǔn)配置如圖 8a 所示，中間節(jié)點偏置晶體管的配置則如圖 8b 所示。

圖 8. 標(biāo)準(zhǔn)配置下的 T 型開關(guān)與減少泄漏的 T 型開關(guān)

通過使用不同的拓撲結(jié)構(gòu)和技術(shù)，替換對泄漏敏感的電路可以緩解泄漏問題。例如，在模擬偏移補償或自動歸零中，會定期測量偏移量并將其存儲在電容器上，以便在工作過程中校正電路的偏移。挑戰(zhàn)在于模擬電壓需要存儲在一個電容器上，而連接到這個電容的開關(guān)的泄漏會影響存儲的電壓。如果電路僅在下一次偏移補償周期之前短暫地以補償后的偏移工作，那么存儲偏移的電容器的放電可以忽略不計。然而，隨著溫度升高或存儲時間延長，泄漏變得更加嚴(yán)重，導(dǎo)致存儲偏移的電容器放電，產(chǎn)生不必要的偏移。

一種提高性能的技術(shù)是使用差分結(jié)構(gòu)，將偏移作為電壓差存儲在兩個電容器上，見圖 7。 這種方法可以補償對稱的放電。 然而，隨著時間的增加，保持電容器上的電壓變得更具挑戰(zhàn)性，這就需要更大的電容器和更小的開關(guān)泄漏。 較大的電容器需要更大的電流充電，占用的空間也更大。 此外，可能需要更大的開關(guān)來為這些電容器充電，但它們的泄漏電流往往更高。差分結(jié)構(gòu)提高了模擬電路對對稱干擾和高溫的穩(wěn)健性?？梢圆糠盅a償對稱耦合泄漏。

圖 7. 帶有差分模擬偏移補償?shù)?a target="_blank">比較器的框圖

另一種技術(shù)是數(shù)字偏移補償，即以數(shù)字方式存儲偏移信息，從而消除高溫下的泄漏問題。 如有需要，還可采用斬波來消除殘余偏移。

對于某些特殊類型的器件，如雙擴散 MOS（DMOS），其漏極可以連接到深 N 阱或口袋區(qū)，這種結(jié)構(gòu)中的泄漏可能會影響電路性能。可以通過設(shè)計一種電路來補償這種泄漏，該電路利用一個類似的結(jié)構(gòu)產(chǎn)生匹配的泄漏（可能通過面積比實現(xiàn)）。然后，這種匹配的泄漏會被鏡像并從不需要的泄漏中減去。泄漏補償電路僅在高溫時激活，從而在低溫或中溫條件下節(jié)省電流消耗。

有源屏蔽可以減少或消除泄漏，特別是 IC 輸入引腳，這里在高溫下需要低泄漏。這需要在正負極上串聯(lián)兩個 ESD 保護二極管，中間點通過與輸入電壓相同的緩沖器保持激活狀態(tài)（圖 10）。 這樣可確保 ESD 二極管兩端的電壓為零，從而使通過二極管的泄漏為零。請注意，這要求 ESD 二極管的結(jié)連接到 IC 引腳，并且沒有其他通往下方阱區(qū)的泄漏路徑。這一原理也可應(yīng)用于其他電路，如消除溝道漏電的開關(guān)或非常敏感的線網(wǎng)上的天線二極管。

圖 10. 輸入 ESD 保護泄漏的有源屏蔽

結(jié)泄漏取決于結(jié)的尺寸，而一些簡單且熟知的布局技術(shù)有助于減少泄漏。例如，采用叉指晶體管配置可以將最容易發(fā)生泄漏的部分（通常是漏極）放置在結(jié)構(gòu)的中間，從而減少大約50%的泄漏。其他MOS布局類型，如華夫格、圓形或環(huán)形布局，也可以最小化泄漏和其他寄生效應(yīng)。

圖 11. 減少漏極面積的 MOS 單指和雙指布局

安森美的 Treo 平臺 IP 采用了上述多種技術(shù)，設(shè)計適用于較寬的溫度范圍。圖 12 展示了采用 BCD65 技術(shù)設(shè)計的襯底為 PNP Kuijk 禁帶參考的溫度依賴性示例。禁帶核心的每個分支均以 3.6μA 電流偏置。這證明了該技術(shù)的卓越性能，因為禁帶電壓在高溫下沒有出現(xiàn)精度下降，即使沒有特殊的泄漏補償技術(shù)也是如此。

圖 12. 測量 BCD65 禁帶電壓在不同溫度下的表現(xiàn)，以確定最佳的修調(diào)碼（Trimming Code）

?恒定 gm偏置

在模擬電路中，MOS 晶體管的跨導(dǎo)可能是該器件最重要的參數(shù)，它直接影響諸如放大器增益等性能。無論工藝參數(shù)、溫度和電源電壓如何變化，恒定 gm偏置技術(shù)都能保持 MOS 的恒定跨導(dǎo)。通過使用與載流子遷移率成反比的偏置電流，可以實現(xiàn)穩(wěn)定 gm。圖 13 中的電路帶有與溫度無關(guān)的電阻 Rs，可以產(chǎn)生一個偏置電流 I1，在溫度、MOS 工藝、電源電壓等條件下保持恒定的跨導(dǎo)。

圖 13. 用于恒定 gm偏置的偏置電路

恒定 gm偏置可用于性能與跨導(dǎo) gm直接相關(guān)的電路。一個典型的例子是 gm/C 濾波器，其性能取決于 gm/C 比值。由于電容 C 在很大程度上與溫度無關(guān)，保持 gm恒定確保了電路在溫度變化時的穩(wěn)定性。這種技術(shù)可用于創(chuàng)建溫度穩(wěn)定的模擬電路，如濾波器、振蕩器、積分器、鎖相環(huán)和 ADC。在高溫條件下，恒定 gm偏置會增加偏置電流，這也有助于抵消隨著溫度升高而增加的泄漏電流。

?電源電壓

電源電壓會影響多種損耗機制。其中一種機制是經(jīng)時擊穿（TDDB），可通過降低電源電壓來緩解。降低電源電壓會減少介電材料上的電場，從而成倍地延長介電材料的使用壽命。對于負偏壓和正偏壓溫度不穩(wěn)定性，降低電源電壓可減少柵極氧化物上的電場，從而延長器件的使用壽命。電場的降低減緩了老化過程，有助于在更長時間內(nèi)保持集成電路的性能和可靠性。此外，較低的電源電壓還能減少其他損耗機制，如熱載流子退化和電遷移，從而提高電路的整體穩(wěn)健性和使用壽命。

Treo 平臺適用于厚柵極氧化層晶體管，這些晶體管能夠在 3.3V 的標(biāo)稱供電下工作，但在高溫、高可靠性產(chǎn)品中使用了較低或中等的 2.5V 電源電壓。這顯著增強了這些晶體管的壽命和可靠性。降低電源電壓可以減少晶體管上的電場應(yīng)力，從而緩解諸如 TDDB、負偏置和正偏置溫度不穩(wěn)定性和熱載流子退化等老化機制。較低的電源電壓有助于降低功耗和發(fā)熱量，從而進一步提高 IC 的整體效率和耐用性。