為什么我選擇VHDL入門

在群里交流提問的時候，大家總是驚訝并疑惑：為什么我要選擇 VHDL入門？因為好像 99% 搞 FPGA 開發(fā)的人都在用 Verilog。我的選擇，是通過網(wǎng)上搜索的討論而做出的，為了留存，我這里水一篇。從長期來看，兩個語言大概率都要學一下；但是從初學角度而言，總要選擇一個入門語言。根據(jù)網(wǎng)上的信息，總結對比結論：Verilog 的優(yōu)勢：1. Verilog 語法接近C，學習容易；VHDL上手困難，語法繁瑣。2. Verilog 是弱類型；VHDL 是強類型。2. 美國的公司主要使用 Verilog，使用廣泛，工作崗位更多；美國的軍工和歐洲用 VHDL 更多一些。3. 學會了 Verilog 之后，轉向 SystemVerilog 更容易，這個是很多人（包括UP主老石的觀點）更有前途的 HDL。4. 因為用的人多，所以學習的資料，教學書籍使用 Verilog 的明顯比 VHDL 更多。VHDL的優(yōu)勢：1. VHDL 是強類型； Verilog 是弱類型。強類型是缺點是因為增加了代碼編寫的復雜度；是優(yōu)勢是因為更不容易寫錯誤的代碼。2. VHDL 是非常強的確定性，而 Verilog 有時候是非確定性的。(https://www.sigasi.com/opinion/jan/verilogs-major-flaw/)3. VHDL 提供更多的類型定義（同時導致代碼繁瑣），verilog 只提供少量的類型。4. 學習 VHDL，更能學習數(shù)字電路的基礎（而學 verilog 只是可以更快的點燈，這是下面一個人的觀點）5. 因為VHDL的強類型和確定性，在分析和綜合過程中，VHDL 能檢查出更多的邏輯錯誤。 Verilog 更容易接受帶有潛在問題的代碼。所以我選擇 VHDL 的原因是：我是初學者，需要編譯器給我更多的指導避免潛在的錯誤；需要同步學習更多數(shù)字電路邏輯的知識；使得代碼更具結構性；編寫代碼浪費的時間其實并不是最重要的，測試和調試代碼邏輯才是更耗時的部分，所以如果可以通過增加一些編寫的時間，而大幅縮小測試調試的時間，是絕對值得的（如同 Rust 對 C/C++）。觀點截圖