以下文章來(lái)源于半導(dǎo)體小馬，作者小馬

WAT（Wafer Acceptance Test）測(cè)試，也叫PCM（Process Control Monitoring），對(duì)Wafer劃片槽（Scribe Line）測(cè)試鍵（Test Key）的測(cè)試，通過(guò)電性參數(shù)來(lái)監(jiān)控各步工藝是否正常和穩(wěn)定。

劃片槽（Scribe Line）和測(cè)試鍵（Test Key）：這是在半導(dǎo)體制造過(guò)程中用于WAT測(cè)試的兩個(gè)關(guān)鍵元素。劃片槽是沿著晶圓邊緣的窄條，用于后續(xù)的切割（dicing）過(guò)程。測(cè)試鍵則是設(shè)在劃片槽內(nèi)或者邊緣的特定區(qū)域，用于WAT測(cè)試。 電性參數(shù)：這些參數(shù)包括電容、電阻、接觸以及金屬線路等，這些都是在制造過(guò)程中需要監(jiān)控的重要指標(biāo)。它們反映了半導(dǎo)體器件的電氣特性，如電流傳導(dǎo)能力、電壓承受能力等。

CP（Circuit Probing）也叫“Wafer Probe”或者“Die Sort”，是對(duì)整片Wafer的每個(gè)Die的基本器件參數(shù)進(jìn)行測(cè)試，例如Vt（閾值電壓），Rdson（導(dǎo)通電阻），BVdss（源漏擊穿電壓），Igss（柵源漏電流），Idss（漏源漏電流）等，把壞的Die挑出來(lái)，會(huì)用墨點(diǎn)（Ink）標(biāo)記，可以減少封裝和測(cè)試的成本，CP pass才會(huì)封裝，一般測(cè)試機(jī)臺(tái)的電壓和功率不高，CP是對(duì)Wafer的Die進(jìn)行測(cè)試，檢查Fab廠制造的工藝水平，把壞的Die挑出來(lái)，可以減少封裝和測(cè)試的成本。

FT（final test）是對(duì)封裝好的Chip進(jìn)行Device應(yīng)用方面的測(cè)試，把壞的chip挑出來(lái)，F(xiàn)T pass后還會(huì)進(jìn)行process qual和product qual，F(xiàn)T是對(duì)package進(jìn)行測(cè)試，檢查封裝造廠的工藝水平。

廣義上的FT也稱為ATE（Automatic Test Equipment），一般情況下，ATE通過(guò)后可以出貨給客戶，但對(duì)于要求比較高的公司或產(chǎn)品，F(xiàn)T測(cè)試通過(guò)之后，還有SLT（System Level Test）測(cè)試，也稱為Bench Test。SLT測(cè)試比ATE測(cè)試更嚴(yán)格，一般是功能測(cè)試，測(cè)試具體模塊的功能是否正常。經(jīng)長(zhǎng)期的多工況驗(yàn)證，滿足更多生產(chǎn)環(huán)境和工程環(huán)境的要求。

WAT監(jiān)控工藝一般流程

WAT測(cè)試常見(jiàn)結(jié)構(gòu)

隔離結(jié)構(gòu)

隔離結(jié)構(gòu)用于測(cè)量黃光、刻蝕與導(dǎo)線相關(guān)的能力，如AA，Poly，Metal

測(cè)試方法：在兩個(gè)Pad上加電壓測(cè)量電流或加電流測(cè)量電壓

導(dǎo)通結(jié)構(gòu)

導(dǎo)通結(jié)構(gòu)用于測(cè)量黃光、刻蝕與導(dǎo)線相關(guān)的能力，如AA，Poly，Metal

測(cè)試方法：在兩個(gè)Pad上加電壓測(cè)量電阻

孔接觸結(jié)構(gòu)

孔接觸結(jié)構(gòu)用于測(cè)量孔相關(guān)的工藝能力，如CNT、VIA

測(cè)試方法：在兩個(gè)Pad上加電壓測(cè)量電阻

薄層電阻結(jié)構(gòu)

薄層電阻結(jié)構(gòu)用于測(cè)量導(dǎo)線的Rs，如AA，both silicide and non-silicide, wells, metals

測(cè)試方法：在兩個(gè)Pad上加電壓測(cè)量電阻

柵介質(zhì)結(jié)構(gòu)

柵介質(zhì)結(jié)構(gòu)用于監(jiān)控柵介質(zhì)的厚度

測(cè)試方法：測(cè)量MOS電容的容值，然后計(jì)算得出柵介質(zhì)厚度

接點(diǎn)泄漏結(jié)構(gòu)

用于監(jiān)控S/D接點(diǎn)漏電流，包括bulk pattern, AA edge pattern, poly finger pattern

測(cè)試方法：在兩個(gè)Pad上加電壓測(cè)量電流或加電流測(cè)量電壓

場(chǎng)效應(yīng)器件結(jié)構(gòu)

用于監(jiān)控隔離能力，有Poly和Metal 2種結(jié)構(gòu)

測(cè)試方法：體硅接地，柵極加載掃描電壓，測(cè)量Pad間的電流

硅化物橋連結(jié)構(gòu)

用于監(jiān)控Spacer是否存在硅化物殘留

測(cè)試方法：Pad間加電壓，測(cè)量電流

器件結(jié)構(gòu)

用于監(jiān)控器件表現(xiàn)

測(cè)試方法：Vt，Ion，Ioff，Idsat，DIBL，Isub，Ig等按定義進(jìn)行測(cè)試，詳細(xì)說(shuō)明后續(xù)介紹

其它結(jié)構(gòu)

設(shè)計(jì)規(guī)則檢查結(jié)構(gòu)，例如結(jié)到阱間距規(guī)則檢查、阱包圍規(guī)則檢查、多晶硅端帽規(guī)則檢查、接觸孔到多晶硅間距規(guī)則檢查等。

H型器件用于監(jiān)測(cè)器件的 “駝峰現(xiàn)象”（hump phenomena）。

米勒電容用于監(jiān)測(cè)多晶硅的邊緣放置誤差（E-CD，Edge Critical Dimension）。

使用小電阻監(jiān)測(cè)晶圓允收測(cè)試（WAT，Wafer Acceptance Test）探針卡的接觸電阻。