電子發(fā)燒友網(wǎng)報(bào)道（文/梁浩斌）最近有不少關(guān)于HBM技術(shù)被應(yīng)用到手機(jī)的消息，此前有消息稱蘋果會(huì)在20周年iPhone，也就是2027年推出使用HBM DRAM的iPhone手機(jī)，提高端側(cè)AI能力。近日著名博主《數(shù)碼閑聊站》又繼續(xù)爆料，華為會(huì)先于蘋果落地HBM DRAM。

但HBM在手機(jī)應(yīng)用真的可行嗎？

從成本的角度來(lái)看，HBM首先在制造工藝上相比傳統(tǒng)的LPDDR更復(fù)雜。為了實(shí)現(xiàn)高帶寬，HBM是采用多層DRAM芯片通過(guò)硅通孔（TVS）垂直堆疊，比如HBM3E就是8層或12層；而這些DRAM芯片通過(guò)微凸點(diǎn)（Microbumps）連接到基底的邏輯芯片，再通過(guò)硅中階層跟處理器集成。

其中TSV提供了高密度、低延遲的垂直互連，相比LPDDR5的平面布局，HBM的數(shù)據(jù)傳輸路徑更短，減少信號(hào)延遲和損耗。同時(shí)每層DRAM都擁有獨(dú)立通道，比如HBM3每個(gè)堆疊支持8-16個(gè)通道，每個(gè)通道有128位寬的總線。相比之下，LPDDR5通常只有2-4個(gè)通道（16-32位寬）。

總體來(lái)看，HBM的生產(chǎn)成本大約是LPDDR的2-3倍，這導(dǎo)致了其應(yīng)用到智能手機(jī)將大幅提高整機(jī)成本，可能只有部分萬(wàn)元以上旗艦機(jī)型具備應(yīng)用條件。

另一方面影響HBM登陸智能手機(jī)的是空間。雖然HBM本身利用垂直堆疊的2.5D、3D封裝理論上是比LPDDR集成度更高，但需要額外的硅中介層和更復(fù)雜的電源管理模塊，這可能增加模組厚度或占用主板空間，與手機(jī)輕薄化設(shè)計(jì)趨勢(shì)存在一定沖突。

在功耗方面，在手機(jī)低負(fù)載場(chǎng)景下，HBM復(fù)雜的架構(gòu)下靜態(tài)功耗較高，而LPDDR5專為低功耗場(chǎng)景設(shè)計(jì)，待機(jī)功耗極低，在低負(fù)載場(chǎng)景下HBM有一定的劣勢(shì)。HBM的優(yōu)勢(shì)在于高數(shù)據(jù)吞吐量場(chǎng)景，例如，HBM3E在處理1TB/s數(shù)據(jù)時(shí)，功耗可能在5-10W范圍內(nèi)，而LPDDR5在類似場(chǎng)景下可能因帶寬瓶頸導(dǎo)致約8-15W的更高功耗。

根據(jù)SK海力士和美光的數(shù)據(jù)，8層堆疊24GB的HBM3E動(dòng)態(tài)功耗約2-3pJ/bit，待機(jī)功耗約1-2W，峰值功耗約8-12W；6400MHz、16GB的LPDDR5，動(dòng)態(tài)功耗約4-6pJ/bit，待機(jī)功耗約0.5-1W，峰值功耗約4-8W。

而在混合負(fù)載下，HBM的高帶寬優(yōu)勢(shì)可能被其靜態(tài)功耗抵消，而LPDDR5的低功耗設(shè)計(jì)在中等帶寬需求下表現(xiàn)均衡，實(shí)際功耗取決于具體工作負(fù)載和SoC優(yōu)化。

當(dāng)然也有可能未來(lái)會(huì)采用定制化的方案，比如Marvell此前推出的XPU與定制HBM集成封裝的方案，也能夠降低芯片尺寸和功耗；或是開發(fā)出低容量、低堆疊層數(shù)的HBM，這樣也能降低靜態(tài)功耗和成本，更適合手機(jī)的需求。

所以，HBM未來(lái)在手機(jī)中的應(yīng)用可能更多是技術(shù)展示的形式，作為品牌的圖騰應(yīng)用在部分高端的智能手機(jī)上。尤其是在AI驅(qū)動(dòng)的邊緣計(jì)算和AR/VR場(chǎng)景下，華為、蘋果等大廠可能會(huì)有動(dòng)力去推動(dòng)HBM的端側(cè)應(yīng)用，通過(guò)高帶寬和低延遲支持本地化大模型推理或沉浸式體驗(yàn)。而成本和空間問(wèn)題可通過(guò)提高價(jià)格和優(yōu)化設(shè)計(jì)緩解，但在實(shí)際應(yīng)用中，還需解決散熱和SoC兼容性等挑戰(zhàn)。