在當(dāng)今的電子設(shè)計(jì)領(lǐng)域，高性能模數(shù)轉(zhuǎn)換器（ADC）的需求日益增長(zhǎng)。德州儀器（TI）的ADS5547便是一款備受關(guān)注的產(chǎn)品，它以其卓越的性能和豐富的特性，為工程師們提供了強(qiáng)大的設(shè)計(jì)支持。本文將對(duì)ADS5547進(jìn)行全面的解析，旨在幫助電子工程師更好地了解和應(yīng)用這款A(yù)DC。

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一、ADS5547概述

ADS5547是一款高性能的14位、210 MSPS A/D轉(zhuǎn)換器，采用先進(jìn)技術(shù)實(shí)現(xiàn)了卓越的功能和性能，同時(shí)有效減少了電路板空間的占用。它具備高模擬帶寬和低抖動(dòng)輸入時(shí)鐘緩沖器，能夠在高輸入頻率下同時(shí)實(shí)現(xiàn)高信噪比（SNR）和高無雜散動(dòng)態(tài)范圍（SFDR）。此外，該器件還提供可編程增益選項(xiàng)，可在較低的滿量程模擬輸入范圍內(nèi)改善SFDR性能。

1.1 主要特性

• 高采樣率：最大采樣率可達(dá)210 MSPS，滿足高速數(shù)據(jù)采集的需求。
• 高分辨率：14位分辨率，確保了高精度的數(shù)據(jù)轉(zhuǎn)換。
• 低功耗：總功耗僅為1.23 W，有助于降低系統(tǒng)能耗。
• 多種輸出選項(xiàng)：提供雙數(shù)據(jù)速率（DDR）LVDS和并行CMOS輸出選項(xiàng)，增強(qiáng)了設(shè)計(jì)的靈活性。
• 可編程增益：可編程增益高達(dá)6 dB，可根據(jù)不同應(yīng)用場(chǎng)景優(yōu)化SNR和SFDR性能。
• 低采樣率模式：在較低采樣率下可實(shí)現(xiàn)降功耗運(yùn)行，且性能不受影響。
• 內(nèi)部參考：內(nèi)置參考，無需外部參考引腳和相關(guān)的外部去耦電容。

1.2 產(chǎn)品家族

二、電氣特性

2.1 模擬輸入特性

• 差分輸入電壓范圍：2 VPP，可適應(yīng)較大范圍的模擬輸入信號(hào)。
• 差分輸入電容：7 pF，對(duì)輸入信號(hào)的影響較小。
• 模擬輸入帶寬：高達(dá)800 MHz，能夠處理高頻信號(hào)。
• 模擬輸入共模電流：每個(gè)輸入引腳的共模電流為342 μA。

2.2 參考電壓特性

• 內(nèi)部參考電壓：內(nèi)部參考底部電壓V(REFB)為0.5 V，頂部電壓V(REFT)為2.5 V。
• 內(nèi)部參考誤差：?V(REF)為 -60 ± 25 60 mV，確保了參考電壓的穩(wěn)定性。
• 共模輸出電壓：VCM為1.5 V，可用于外部偏置模擬輸入引腳。

2.3 直流精度特性

• 無失碼：保證了數(shù)據(jù)轉(zhuǎn)換的準(zhǔn)確性。
• 差分非線性（DNL）：-0.95 至 2.5 LSB，確保了每個(gè)代碼轉(zhuǎn)換的線性度。
• 積分非線性（INL）：-5 至 5 LSB，保證了整個(gè)轉(zhuǎn)換范圍的線性度。
• 偏移誤差：-10 至 10 mV，可通過校準(zhǔn)進(jìn)行補(bǔ)償。
• 增益誤差：由于內(nèi)部參考引起的增益誤差為 -3 ±1 3 %FS，排除內(nèi)部參考誤差后的增益誤差為 -2 ± 0.5 2 %FS。

2.4 交流特性

• 信噪比（SNR）：在不同輸入頻率下表現(xiàn)出色，如在70 MHz中頻時(shí)可達(dá)73.3 dBFS。
• 無雜散動(dòng)態(tài)范圍（SFDR）：在70 MHz中頻、0 dB增益時(shí)可達(dá)85 dBc。
• 信號(hào)與噪聲和失真比（SINAD）：反映了信號(hào)質(zhì)量和失真程度。
• 諧波特性：包括二次諧波（HD2）、三次諧波（HD3）等，在不同頻率下具有良好的抑制性能。
• 總諧波失真（THD）：在不同頻率下的THD表現(xiàn)良好，確保了信號(hào)的純凈度。
• 有效位數(shù)（ENOB）：在70 MHz時(shí)可達(dá)11.3 至 11.8 bits，反映了ADC的實(shí)際性能。
• 雙音互調(diào)失真（IMD）：在不同頻率下的IMD表現(xiàn)良好，可有效抑制互調(diào)干擾。
• 交流電源抑制比（AC PSRR）：在30 MHz、200 mVpp信號(hào)下可達(dá)35 dBc，有效抑制電源波動(dòng)對(duì)ADC性能的影響。
• 電壓過載恢復(fù)時(shí)間：在6 dB過載情況下，恢復(fù)到最終值的1%僅需1個(gè)時(shí)鐘周期。

三、數(shù)字特性和時(shí)序特性

3.1 數(shù)字特性

• 數(shù)字輸入：高電平輸入電壓為2.4 V，低電平輸入電壓為0.8 V，確保了數(shù)字信號(hào)的可靠傳輸。
• 數(shù)字輸出：CMOS模式下，高電平輸出電壓為3.3 V，低電平輸出電壓為0 V；LVDS模式下，高電平輸出電壓為1375 mV，低電平輸出電壓為1025 mV，輸出差分電壓為225 至 425 mV。

3.2 時(shí)序特性

• 孔徑延遲：典型值為1.2 ns，確保了采樣的準(zhǔn)確性。
• 孔徑抖動(dòng)：典型值為150 fs rms，減少了采樣誤差。
• 喚醒時(shí)間：從待機(jī)模式恢復(fù)到有效數(shù)據(jù)輸出的時(shí)間最大為100 μs。
• 延遲：為14個(gè)時(shí)鐘周期，在設(shè)計(jì)系統(tǒng)時(shí)需要考慮該延遲對(duì)數(shù)據(jù)處理的影響。
• DDR LVDS模式和并行CMOS模式的時(shí)序參數(shù)：包括數(shù)據(jù)建立時(shí)間、數(shù)據(jù)保持時(shí)間、時(shí)鐘傳播延遲等，確保了數(shù)據(jù)的可靠傳輸和采集。

四、設(shè)備編程模式

ADS5547提供了多種可編程特性，可通過并行接口控制、串行接口編程或兩者結(jié)合的方式進(jìn)行配置。

4.1 并行接口控制

通過將RESET引腳拉高，使用DFS、MODE、SEN、SCLK和SDATA引腳直接控制ADC的某些模式。這種方式簡(jiǎn)單直觀，適用于常用功能的控制，如待機(jī)模式、輸出格式選擇、參考模式選擇等。

4.2 串行接口編程

將RESET引腳拉低，通過SEN、SDATA和SCLK引腳訪問ADC的內(nèi)部寄存器。在編程前，需要將內(nèi)部寄存器復(fù)位到默認(rèn)值，可通過在RESET引腳施加脈沖或設(shè)置寄存器0x6C中的位為高來實(shí)現(xiàn)。

4.3 并行接口和串行控制結(jié)合

為了增加配置的靈活性，可同時(shí)使用串行接口寄存器和并行引腳控制。在這種模式下，需要先將串行寄存器復(fù)位到默認(rèn)值，并將RESET引腳拉低。并行接口控制引腳DFS和MODE的功能由相應(yīng)的電壓電平?jīng)Q定，其優(yōu)先級(jí)由優(yōu)先級(jí)表確定。

五、引腳配置

ADS5547提供了LVDS模式和CMOS模式兩種引腳配置，不同模式下的引腳功能有所差異。

5.1 LVDS模式引腳配置

包括模擬電源引腳（AVDD）、模擬地引腳（AGND）、差分時(shí)鐘輸入引腳（CLKP、CLKM）、差分模擬輸入引腳（INP、INM）、內(nèi)部參考模式下的共模電壓輸出引腳（VCM）、電流設(shè)置電阻引腳（IREF）、復(fù)位引腳（RESET）、串行接口時(shí)鐘輸入引腳（SCLK）、串行接口數(shù)據(jù)輸入引腳（SDATA）、串行接口使能輸入引腳（SEN）、輸出緩沖器使能輸入引腳（OE）、數(shù)據(jù)格式選擇輸入引腳（DFS）、模式選擇輸入引腳（MODE）、差分輸出時(shí)鐘引腳（CLKOUTP、CLKOUTM）、差分輸出數(shù)據(jù)引腳（DO_D1_P、DO_D1_M等）、超出范圍指示引腳（OVR）、數(shù)字和輸出緩沖器電源引腳（DRVDD）、數(shù)字和輸出緩沖器地引腳（DRGND）等。

5.2 CMOS模式引腳配置

與LVDS模式類似，但輸出時(shí)鐘為單端CMOS輸出（CLKOUT），輸出數(shù)據(jù)為單端CMOS電平（DO、D1等）。此外，還有一個(gè)未使用的引腳（UNUSED）。

六、典型特性

文檔中提供了大量的典型特性曲線，包括不同輸入頻率下的FFT圖、互調(diào)失真（IMD）與頻率的關(guān)系、SFDR與輸入頻率的關(guān)系、SNR與輸入頻率的關(guān)系、SNR與增益的關(guān)系、性能與電源電壓的關(guān)系、性能與溫度的關(guān)系、SNR與采樣頻率的關(guān)系、性能與輸入幅度的關(guān)系、性能與時(shí)鐘幅度的關(guān)系、性能與輸入時(shí)鐘占空比的關(guān)系、輸出噪聲直方圖等。這些特性曲線有助于工程師了解ADS5547在不同工作條件下的性能表現(xiàn)，從而進(jìn)行合理的設(shè)計(jì)和優(yōu)化。

七、應(yīng)用信息

7.1 工作原理

ADS5547基于開關(guān)電容技術(shù)，采用CMOS工藝制造，是一款低功耗的14位210 MSPS流水線ADC。它由外部輸入時(shí)鐘的上升沿觸發(fā)轉(zhuǎn)換過程，輸入信號(hào)被采樣保持后，通過一系列低分辨率階段進(jìn)行順序轉(zhuǎn)換，最終在數(shù)字校正邏輯塊中組合輸出。輸出數(shù)據(jù)為14位，可選擇DDR LVDS或CMOS格式，并采用二進(jìn)制補(bǔ)碼或偏移二進(jìn)制編碼。

7.2 模擬輸入

• 輸入架構(gòu)：采用基于開關(guān)電容的差分采樣保持架構(gòu)，具有良好的交流性能，即使在高采樣率和高輸入頻率下也能保持穩(wěn)定。
• 偏置要求：INP和INM引腳需要在VCM引腳提供的1.5 V共模電壓附近進(jìn)行外部偏置，以確保正常工作。
• 驅(qū)動(dòng)電路要求：為了獲得最佳性能，建議在輸入引腳之間使用外部R-C-R濾波器，以過濾采樣電容切換引起的毛刺。同時(shí)，在每個(gè)輸入線上使用15 Ω的串聯(lián)電阻，以抑制封裝寄生效應(yīng)引起的振鈴。在較高輸入頻率下，可使用5至10 Ω的較低串聯(lián)電阻。此外，還需要為共模開關(guān)電流提供低阻抗路徑。

7.3 參考

• 內(nèi)部參考：在內(nèi)部參考模式下，REFP和REFM電壓由內(nèi)部生成，VCM引腳輸出1.5 V的共模電壓，可用于外部偏置模擬輸入引腳。
• 外部參考：在外部參考模式下，VCM引腳作為參考輸入，強(qiáng)制在該引腳上的電壓通過內(nèi)部緩沖和增益1.33倍，生成REFP和REFM電壓。此時(shí)，需要外部生成1.5 V的共模電壓來偏置輸入引腳。

7.4 低采樣頻率操作

在高采樣頻率下，ADS5547使用時(shí)鐘發(fā)生器電路來推導(dǎo)ADC的內(nèi)部時(shí)序，默認(rèn)速度模式下可從210 MSPS降至50 MSPS。在低采樣頻率（低于50 MSPS）下，需要將ADC置于低速模式，可通過設(shè)置寄存器位或?qū)CLK引腳拉高來實(shí)現(xiàn)。

7.5 時(shí)鐘輸入

• 驅(qū)動(dòng)方式：ADS5547的時(shí)鐘輸入可以采用差分（SINE、LVPECL或LVDS）或單端（LVCMOS）驅(qū)動(dòng)方式，不同配置下性能差異較小。
• 共模電壓設(shè)置：時(shí)鐘輸入的共模電壓通過內(nèi)部5 kΩ電阻設(shè)置為VCM，允許使用變壓器耦合驅(qū)動(dòng)電路或交流耦合方式。
• 性能建議：為了獲得最佳性能，建議采用差分驅(qū)動(dòng)方式，以減少對(duì)共模噪聲的敏感性。同時(shí)，使用低抖動(dòng)的時(shí)鐘源，并對(duì)時(shí)鐘源進(jìn)行帶通濾波，以減少抖動(dòng)的影響。

7.6 可編程增益

ADS5547具有可編程增益功能，增益范圍從0 dB到6 dB，以1 dB為步長(zhǎng)。不同增益對(duì)應(yīng)不同的滿量程輸入范圍，可根據(jù)實(shí)際需求進(jìn)行選擇。在高IF情況下，可編程增益可顯著改善SFDR性能，同時(shí)對(duì)SNR的影響較小。

7.7 電源管理

• 電源模式：ADS5547具有三種電源模式，包括全局待機(jī)、輸出緩沖器禁用和輸入時(shí)鐘停止，可根據(jù)實(shí)際應(yīng)用需求選擇合適的模式以降低功耗。
• 電源縮放模式：在較低采樣頻率下，ADS5547可通過電源縮放模式實(shí)現(xiàn)降低功耗的同時(shí)保持性能不變。共有四種電源縮放模式，可通過串行接口寄存器位進(jìn)行選擇。
• 電源順序：在電源上電時(shí)，AVDD和DRVDD電源可以按任意順序上電，兩者在器件內(nèi)部是分離的，可使用單獨(dú)的電源或同一電源。

7.8 數(shù)字輸出

• 輸出信息：ADS5547提供14位數(shù)據(jù)、與數(shù)據(jù)同步的輸出時(shí)鐘和超出范圍指示器，當(dāng)輸出達(dá)到滿量程限制時(shí)，超出范圍指示器會(huì)變高。
• 輸出接口：提供DDR LVDS和并行CMOS兩種輸出接口選項(xiàng)，可通過DFS引腳或串行接口寄存器位進(jìn)行選擇。
• LVDS輸出特性：在DDR LVDS模式下，14個(gè)數(shù)據(jù)位和輸出時(shí)鐘以LVDS電平輸出，兩個(gè)連續(xù)的數(shù)據(jù)位在每個(gè)LVDS差分對(duì)上進(jìn)行復(fù)用。LVDS緩沖器的輸出電流可通過寄存器位進(jìn)行編程，還可通過位實(shí)現(xiàn)電流加倍模式。此外，還提供內(nèi)部終止選項(xiàng)，可通過寄存器位和進(jìn)行編程，以提高信號(hào)完整性。
• CMOS輸出特性：在并行CMOS模式下，14個(gè)數(shù)據(jù)輸出和輸出時(shí)鐘以3.3 V CMOS電壓電平輸出。CMOS輸出的功耗與采樣頻率和每個(gè)輸出引腳的負(fù)載電容有關(guān)，可通過在每個(gè)輸出線上使用串聯(lián)電阻來減少開關(guān)噪聲。

7.9 輸出時(shí)鐘和數(shù)據(jù)格式

• 輸出時(shí)鐘位置可編程：在LVDS和CMOS模式下，輸出時(shí)鐘的位置可以通過SEN引腳或串行接口寄存器位進(jìn)行編程，以優(yōu)化數(shù)據(jù)采集的設(shè)置和保持時(shí)間。
• 輸出數(shù)據(jù)格式：支持2's補(bǔ)碼和偏移二進(jìn)制兩種輸出數(shù)據(jù)格式，可通過DFS引腳或串行接口寄存器位進(jìn)行選擇。

7.10 輸出時(shí)序

在高采樣頻率下，ADS5547使用時(shí)鐘發(fā)生器電路來推導(dǎo)ADC的內(nèi)部時(shí)序，以確保最佳的設(shè)置和保持時(shí)間以及50%的輸出時(shí)鐘占空比。在80 MSPS至210 MSPS的采樣頻率范圍內(nèi)，輸出時(shí)序參數(shù)具有良好的穩(wěn)定性；在低于80 MSPS的采樣頻率下，設(shè)置和保持時(shí)間不隨采樣頻率成比例變化，輸出時(shí)鐘占空比也會(huì)逐漸偏離50%。

7.11 電路板設(shè)計(jì)考慮

• 接地：使用單一接地平面，并對(duì)電路板的模擬、數(shù)字和時(shí)鐘部分進(jìn)行清晰的分區(qū)，可獲得良好的性能。
• 電源去耦：由于ADS5547內(nèi)部已經(jīng)包含去耦電容，因此可以使用最少的外部去耦電容。建議在轉(zhuǎn)換器電源引腳附近放置去耦電容，以過濾外部電源噪聲。同時(shí)，建議使用單獨(dú)的電源為模擬和數(shù)字電源引腳供電，以隔離數(shù)字開關(guān)噪聲對(duì)敏感模擬電路的影響。
• 數(shù)據(jù)輸出串聯(lián)電阻：在每個(gè)輸出線上使用50至100 Ω的串聯(lián)電阻，并將其靠近轉(zhuǎn)換器引腳放置，以隔離輸出與大負(fù)載電容的影響，減少開關(guān)噪聲。
• 散熱墊：將封裝底部的暴露散熱墊焊接到接地平面上，以獲得最佳的散熱性能。

八、總結(jié)

ADS5547是一款功能強(qiáng)大、性能卓越的14位210 MSPS ADC，具有高采樣率、高分辨率、低功耗、多種輸出選項(xiàng)、可編程增益等優(yōu)點(diǎn)。通過合理的應(yīng)用和設(shè)計(jì)，它可以廣泛應(yīng)用于無線通信基礎(chǔ)設(shè)施、軟件定義無線電、功率放大器線性化、測(cè)試和測(cè)量?jī)x器、高清視頻、醫(yī)學(xué)成像、雷達(dá)系統(tǒng)等領(lǐng)域。在使用ADS5547時(shí)，工程師需要根據(jù)具體的應(yīng)用需求，合理選擇配置選項(xiàng)，并注意電路板設(shè)計(jì)的細(xì)節(jié)，以充分發(fā)揮其性能優(yōu)勢(shì)。希望本文對(duì)電子工程師在設(shè)計(jì)和應(yīng)用ADS5547時(shí)有所幫助。你在實(shí)際應(yīng)用中是否遇到過類似ADC的設(shè)計(jì)挑戰(zhàn)呢？歡迎在評(píng)論區(qū)分享你的經(jīng)驗(yàn)和見解。