在電子工程師的日常工作中，高精度的模擬 - 數(shù)字轉(zhuǎn)換至關(guān)重要。今天，我們就來深入探討一款高性能的20位八通道電流輸入A/D轉(zhuǎn)換器——DDC118，它在諸多領(lǐng)域都有著廣泛的應(yīng)用。

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一、產(chǎn)品概述

1.1 關(guān)鍵特性

DDC118是一款單芯片解決方案，能夠直接測(cè)量八個(gè)低電平電流。它具有高精度、真正的積分功能，積分線性度可達(dá)±0.01%的讀數(shù) ±0.5ppm的滿量程范圍（FSR），噪聲極低，僅為5.2ppm的FSR，功耗也很低，每通道僅13.5mW。其數(shù)據(jù)速率可調(diào)，最高可達(dá)3.125kSPS，滿量程范圍可編程，還具備可級(jí)聯(lián)的串行接口。

1.2 應(yīng)用領(lǐng)域

該芯片的應(yīng)用場(chǎng)景十分廣泛，包括CT掃描儀數(shù)據(jù)采集系統(tǒng)（DAS）、光電二極管傳感器、紅外高溫計(jì)以及液體/氣相色譜儀等。

1.3 產(chǎn)品描述

DDC118將電流 - 電壓轉(zhuǎn)換和A/D轉(zhuǎn)換功能集成在一起，使得八個(gè)低電平電流輸出設(shè)備（如光電二極管）可以直接連接到其輸入并進(jìn)行數(shù)字化處理。每個(gè)輸入都配備了雙開關(guān)積分器前端，實(shí)現(xiàn)連續(xù)電流積分?？烧{(diào)節(jié)的滿量程范圍從12pC到350pC，積分時(shí)間從50μs到1s，能夠以出色的精度測(cè)量從fA到μA的電流。

二、電氣特性

2.1 絕對(duì)最大額定值

在使用DDC118時(shí)，需要注意其絕對(duì)最大額定值，如模擬輸入電流最大為750A，電源電壓范圍在 - 0.3V到 + 6V之間等。超過這些額定值可能會(huì)導(dǎo)致設(shè)備永久損壞。

2.2 電氣參數(shù)

在特定條件下（$T{A}=+25^{\circ}C$，$AVDD = +5V$，$DVDD = 3V$，$VREF = +4.096V$，范圍5（250pC），連續(xù)模式操作），DDC118的各項(xiàng)電氣參數(shù)表現(xiàn)出色。例如，在低功耗模式下，積分時(shí)間$T{INT}=400\mu s$，系統(tǒng)時(shí)鐘$CLK = 4MHz$；在高速模式下，$T_{INT}=320\mu s$，$CLK = 4.8MHz$。不同模式下的數(shù)據(jù)速率、噪聲、線性度等參數(shù)都有明確的指標(biāo)。

三、工作原理

3.1 基本架構(gòu)

DDC118包含八個(gè)相同的輸入通道，每個(gè)輸入有兩個(gè)積分器，通過四個(gè)四輸入多路復(fù)用器將十六個(gè)積分器的輸出切換到四個(gè)Delta - Sigma（?Σ）轉(zhuǎn)換器。系統(tǒng)時(shí)鐘CLK控制積分和A/D轉(zhuǎn)換過程，結(jié)果存儲(chǔ)在串行輸出移位寄存器中。

3.2 基本積分周期

前端拓?fù)錇槟M積分器，由運(yùn)算放大器、可選反饋電容網(wǎng)絡(luò)（$C_{F}$）和多個(gè)開關(guān)組成。通過外部的轉(zhuǎn)換引腳（CONV）、范圍選擇引腳（RANGE0 - RANGE2）和系統(tǒng)時(shí)鐘（CLK）控制內(nèi)部開關(guān)網(wǎng)絡(luò)。為了獲得最佳噪聲性能，CONV必須與CLK的上升沿同步。

3.3 積分電容

每個(gè)通道的兩側(cè)都有八個(gè)不同的內(nèi)部電容，通過范圍控制引腳（RANGE0 - RANGE2）改變電容值，從而實(shí)現(xiàn)不同的滿量程范圍。

3.4 電壓參考

外部電壓參考用于在積分周期開始前重置積分電容，并在轉(zhuǎn)換過程中為?Σ轉(zhuǎn)換器提供參考。VREF必須在不同的操作模式下保持穩(wěn)定，建議使用運(yùn)算放大器對(duì)外部參考源進(jìn)行緩沖。

3.5 頻率響應(yīng)

DDC118的頻率響應(yīng)由前端積分器決定，通過調(diào)整$T_{INT}$可以改變3dB帶寬和響應(yīng)中的陷波位置。在測(cè)試模式下，輸入與積分器斷開，可測(cè)量零輸入信號(hào)，并以11pC的間隔向積分器傳輸電荷包。

四、數(shù)字接口

4.1 接口組成

DDC118通過同步串行接口提供數(shù)字結(jié)果，包括差分?jǐn)?shù)據(jù)時(shí)鐘（DCLK和$\overline{DCLK}$）、有效數(shù)據(jù)引腳（DVALID）、差分串行數(shù)據(jù)輸出引腳（DOUT和$\overline{DOUT}$）和差分串行數(shù)據(jù)輸入引腳（DIN和$\overline{DIN}$）。

4.2 互補(bǔ)信號(hào)

芯片提供可選的互補(bǔ)輸入（DCLK，DIN）以減少數(shù)字耦合到模擬輸入的影響。如果不使用這些輸入，應(yīng)將其連接到DGND。DOUT是互補(bǔ)輸出，用于驅(qū)動(dòng)DIN。

4.3 時(shí)鐘信號(hào)

系統(tǒng)時(shí)鐘CLK和數(shù)據(jù)時(shí)鐘DCLK應(yīng)保持干凈，避免過沖或振鈴。為了獲得最佳性能，建議從同一時(shí)鐘源生成兩個(gè)時(shí)鐘。在使用多個(gè)DDC118時(shí)，要注意DCLK在PCB上的分布，盡量減少信號(hào)偏斜。

4.4 時(shí)鐘分頻

CLK_4X輸入可啟用系統(tǒng)時(shí)鐘的內(nèi)部分頻，當(dāng)$CLK_4X = 1$時(shí)，系統(tǒng)時(shí)鐘除以四，提供更精細(xì)的積分時(shí)間量化。

4.5 工作模式

HISPD/LOPWR輸入控制功耗和最大允許的CLK頻率及數(shù)據(jù)速率。低功耗模式下，每通道典型功耗為13.5mW，最大數(shù)據(jù)速率為2.5kSPS；高速模式下，每通道典型功耗為18.0mW，最大數(shù)據(jù)速率為3.125kSPS。

4.6 數(shù)據(jù)有效信號(hào)

DVALID信號(hào)表示數(shù)據(jù)準(zhǔn)備好，數(shù)據(jù)在DVALID下降沿可用。數(shù)據(jù)在數(shù)據(jù)時(shí)鐘DCLK的下降沿移出。

4.7 復(fù)位和轉(zhuǎn)換

RESET輸入異步復(fù)位DDC118，復(fù)位脈沖寬度至少為50μs，復(fù)位后需等待至少四個(gè)轉(zhuǎn)換周期才能使用數(shù)據(jù)。CONV控制積分時(shí)間$T_{INT}$，應(yīng)與CLK同步。

五、工作模式

5.1 轉(zhuǎn)換速率

DDC118的轉(zhuǎn)換速率由積分時(shí)間和A/D轉(zhuǎn)換過程的速度共同決定。在大多數(shù)情況下，A/D轉(zhuǎn)換時(shí)間小于積分時(shí)間，芯片工作在連續(xù)模式；當(dāng)A/D轉(zhuǎn)換時(shí)間大于積分時(shí)間時(shí)，芯片切換到非連續(xù)模式。

5.2 連續(xù)和非連續(xù)模式

芯片有連續(xù)和非連續(xù)兩種基本操作模式，通過狀態(tài)圖和四個(gè)信號(hào)（CONV，mbsy及其互補(bǔ)信號(hào)）控制狀態(tài)轉(zhuǎn)換。在連續(xù)模式下，傳感器輸出由每個(gè)輸入的兩側(cè)之一連續(xù)積分；在非連續(xù)模式下，A/D轉(zhuǎn)換器無法跟上積分過程的速度，積分過程會(huì)周期性暫停。

六、時(shí)序示例

6.1 連續(xù)模式

在連續(xù)模式下，通過時(shí)序圖和相關(guān)的時(shí)序規(guī)格可以清晰地了解芯片的工作過程。例如，DVALID在數(shù)據(jù)準(zhǔn)備好時(shí)變?yōu)榈碗娖?，直到用戶將DCLK拉高再拉低。

6.2 非連續(xù)模式

非連續(xù)模式適用于范圍1到7，操作過程與連續(xù)模式有所不同。積分成對(duì)進(jìn)行，中間有測(cè)量、復(fù)位和自動(dòng)調(diào)零的時(shí)間。在非連續(xù)模式下，芯片會(huì)經(jīng)過非連續(xù)模式狀態(tài)和連續(xù)模式狀態(tài)。

6.3 模式轉(zhuǎn)換

從連續(xù)模式到非連續(xù)模式的轉(zhuǎn)換發(fā)生在$T{INT}{6}$時(shí)；從非連續(xù)模式到連續(xù)模式的轉(zhuǎn)換發(fā)生在$T{INT}$增加到$T{INT} \geq t_{6}$時(shí)。