文章來源：學(xué)習(xí)那些事

原文作者：前路漫漫

本文介紹了模擬電路的核心基礎(chǔ)模塊運算放大器的組成與結(jié)構(gòu)等。

概述

運算放大器是模擬電路與混合信號電路的核心基礎(chǔ)模塊，其性能直接決定電子系統(tǒng)的信號處理精度與穩(wěn)定性。掌握其工作原理、設(shè)計方法及優(yōu)化策略，是理解模擬集成電路機制、開展電路研發(fā)的關(guān)鍵。以下從基礎(chǔ)特性出發(fā)，探討核心組成、典型結(jié)構(gòu)，并結(jié)合設(shè)計案例展開技術(shù)說明，為實踐提供指引。

運算放大器簡介

運算放大器應(yīng)用廣泛，在帶隙基準(zhǔn)源、濾波器、ADC、DAC、傳感器信號放大及電源管理模塊中均不可或缺。其設(shè)計流程涵蓋的靜態(tài)工作點分析、動態(tài)優(yōu)化、噪聲抑制等思路，為模擬 / 混合信號電路研發(fā)提供通用支撐，是模擬電路設(shè)計的核心基石。

運算放大器內(nèi)部由五大核心部分構(gòu)成，協(xié)同實現(xiàn)信號放大與處理：

輸入級：采用差分結(jié)構(gòu)，放大差模信號（有用信號）并抑制共模干擾（如噪聲、電源波動），提升輸入信噪比；

中間級：通過共源共柵、多級級聯(lián)等結(jié)構(gòu)提供高電壓增益，彌補輸入級增益不足，滿足信號放大需求；

輸出級：降低輸出阻抗并增強驅(qū)動能力，減少負載變化對輸出信號的影響，避免信號失真；

反饋電路：按優(yōu)化目標(biāo)分為頻率補償（改善頻率響應(yīng)、防自激）、共模反饋（穩(wěn)定共模電壓）等，精準(zhǔn)調(diào)控增益穩(wěn)定性、帶寬等參數(shù)；

偏置電路：為所有晶體管提供穩(wěn)定靜態(tài)工作點，確保其工作在預(yù)設(shè)區(qū)域（如 MOS 管飽和區(qū)），保障電路在溫度、電源波動下正常運行。

常見運算放大器結(jié)構(gòu)

根據(jù)增益、擺幅、帶寬等性能需求，運算放大器形成多種典型結(jié)構(gòu)，以下介紹四種常用類型：

兩級共源運算放大器

單級運放難以兼顧增益與擺幅，如共源共柵結(jié)構(gòu)提升增益但限制擺幅。兩級共源結(jié)構(gòu)通過分離設(shè)計目標(biāo)解決矛盾：第一級用高增益結(jié)構(gòu)（如共源共柵）提供增益，第二級用低阻抗、大擺幅結(jié)構(gòu)（如共源電路）拓展輸出范圍。

但兩級結(jié)構(gòu)引入多極點，易降低相位裕度引發(fā)自激。需在兩級間設(shè)置 RC 串聯(lián)頻率補償支路：電容將第一級輸出極點移向低頻、第二級極點移向高頻，增大極點間隔；電阻優(yōu)化零點位置，改善相位裕度（通常要求＞45° 或 60°），提升穩(wěn)定性。

套筒共源共柵運算放大器

核心為共源共柵結(jié)構(gòu)，具備高輸出阻抗，根據(jù)增益公式（增益≈gm×Rout）可大幅提升電壓增益，適用于高精度測量場景。同時高輸出阻抗帶來屏蔽效果，輸出節(jié)點電壓變化對源端影響小，抗干擾能力強。

但其缺陷明顯：“套筒式” 層疊結(jié)構(gòu)使輸出擺幅受晶體管閾值電壓、漏源電壓限制；輸入與輸出難以短接，不適用于需反饋的負反饋系統(tǒng)（如電壓跟隨器）。

折疊共源共柵運算放大器

在套筒結(jié)構(gòu)基礎(chǔ)上改進，雖功耗略增、增益與噪聲性能小幅下降，但通過 “折疊” 電流路徑，大幅提升輸出擺幅，使輸出更接近 VDD 與 GND。

此外，輸入管與層疊管分離帶來兩大優(yōu)勢：擴大輸入共模范圍，適配不同輸入電壓；實現(xiàn)輸入與輸出短接，可用于負反饋系統(tǒng)，彌補套筒結(jié)構(gòu)不足，適用于高精度數(shù)據(jù)采集場景。

增益自舉運算放大器

在傳統(tǒng)共源共柵放大器基礎(chǔ)上增設(shè)增益自舉模塊（含輔助放大器、電容、電阻），核心原理是通過動態(tài)調(diào)整共柵管柵極電壓，穩(wěn)定其源極電壓，降低源極變化對輸出阻抗的影響，進而顯著提升輸出阻抗與增益。

該結(jié)構(gòu)能在不顯著增加功耗、犧牲擺幅的前提下提升增益，適用于低功耗高精度傳感器信號放大場景。

單級全差分折疊共源共柵運算放大器

該類型運放結(jié)構(gòu)簡潔、原理清晰，適合初學(xué)者結(jié)合 Cadence、HSPICE 等軟件實踐。以下從模塊拆解、參數(shù)設(shè)置、仿真方法三方面展開，提供理論到實踐的指導(dǎo)。

結(jié)構(gòu)原理圖和參數(shù)

設(shè)計前需明確指標(biāo)與工藝，本案例基于 SMIC 0.18μm CMOS 工藝（VDD=1.8V，成本低、穩(wěn)定性高），目標(biāo)為高性能全差分折疊共源共柵運放。

設(shè)計指標(biāo)

直流增益＞60dB（對應(yīng)放大倍數(shù) 1000 倍，滿足中精度需求）；單位增益帶寬＞50MHz（適配中高頻信號放大）；負載電容 = 6pF（典型中低速電路負載）；相位裕度＞60°（保障穩(wěn)定性，防自激）；差分壓擺率＞15V/μs（減少快速信號失真）；共模電平 0.9V（電源一半，使輸出擺幅對稱）。

運放電路結(jié)構(gòu)

電路由偏置電路、主運放電路、共模負反饋電路組成，協(xié)同保障性能。

偏置電路：為其他模塊提供精準(zhǔn)穩(wěn)定的偏置電壓與電流，需具備良好溫度穩(wěn)定性與電源抑制比，避免晶體管工作區(qū)域偏移；

共模負反饋電路：全差分運放必須配備（單端輸出無需），用于穩(wěn)定輸出共模電壓（目標(biāo) 0.9V），解決電路非理想對稱性導(dǎo)致的共模漂移問題。按原理分為連續(xù)時間型（適用于低頻）與開關(guān)電容型（適用于高頻、采樣系統(tǒng)），本設(shè)計選開關(guān)電容型。

差分折疊共源共柵主運放電路

需 Vb1~Vb4 四個偏置電壓，確保所有 MOS 管工作在飽和區(qū)（保障放大性能）。Vcmfb 為共模負反饋反饋電壓，通過調(diào)節(jié)尾電流源電流穩(wěn)定輸出共模電壓。本設(shè)計 Vb1=Vb2=1.2V，Vb3=Vb4=1.02V（由偏置電路提供），MOS 管參數(shù)見表1。

共模負反饋結(jié)構(gòu)

Vcm 為理想共模電壓（0.9V），Vbias 為內(nèi)部晶體管偏置電壓，CLK1/CLK2 為兩相不交疊時鐘，CLK1N/CLK2N 為反相電壓，控制采樣與反饋時序。

工作分為兩相位：ph1（CLK1 高）時，采樣電容充電至 Vcm-Vbias；ph2（CLK2 高）時，采樣電容與 C2 電荷分享，多周期后 C2 電壓穩(wěn)定，通過調(diào)節(jié)尾電流源將共模電壓穩(wěn)定在目標(biāo)值。設(shè)計中 C1、C3、C4、C6 取 C2、C5 的 5~10 倍，加快穩(wěn)定速度并降低誤差，參數(shù)見表2。

偏置電路結(jié)構(gòu)

主體為電流鏡電路（輸出電流穩(wěn)定、溫度系數(shù)低）。通過基準(zhǔn)電流源生成基準(zhǔn)電流，經(jīng) MB2、MB5、MB8 復(fù)制到各支路，再調(diào)整負載晶體管寬長比，利用 MOS 管飽和區(qū)伏安特性生成 Vb1~Vb4 與 Vbias（如減小寬長比生成高電壓 Vb1=1.2V），參數(shù)見表3。