CDCE906：高性能可編程時(shí)鐘合成器的深度解析

在電子工程師的工作中，一款性能卓越的時(shí)鐘合成器對于系統(tǒng)的穩(wěn)定運(yùn)行至關(guān)重要。今天，我們就來深入了解一下德州儀器（Texas Instruments）推出的CDCE906可編程3 - PLL時(shí)鐘合成器/乘法器/分頻器。

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一、產(chǎn)品概述

CDCE906作為當(dāng)下最小且功能強(qiáng)大的PLL合成器/乘法器/分頻器之一，盡管外形小巧，卻具備出色的靈活性。它能夠根據(jù)給定的輸入頻率產(chǎn)生幾乎獨(dú)立的輸出頻率，輸入頻率可源自LVCMOS、差分輸入時(shí)鐘或單個(gè)晶體，并且可以通過SMBus數(shù)據(jù)接口控制器選擇合適的輸入波形。

二、關(guān)鍵特性剖析

2.1 高性能PLL架構(gòu)

CDCE906采用基于3:6 PLL的架構(gòu)，用戶可以對PLL頻率進(jìn)行編程。同時(shí)，它支持無需高編程電壓的EEPROM編程，還能通過SMBus數(shù)據(jù)接口輕松實(shí)現(xiàn)電路內(nèi)編程。其廣泛的PLL分頻比能夠?qū)崿F(xiàn)0 - ppm的輸出時(shí)鐘誤差，可從多個(gè)采樣頻率（如(f_{S}=16)、22.05、24、32、44.1、48、96 kHz）生成精確的視頻（27 MHz或54 MHz）和音頻系統(tǒng)時(shí)鐘。

2.2 多樣化的輸入輸出接口

時(shí)鐘輸入方面，它可以接受晶體、單端LVCMOS或差分輸入信號。晶體頻率范圍為8 MHz至54 MHz，LVCMOS或差分輸入頻率最高可達(dá)167 MHz。輸出方面，擁有六個(gè)LVCMOS輸出，輸出頻率最高可達(dá)167 MHz，并且LVCMOS輸出可編程為互補(bǔ)信號。通過可編程輸出切換矩陣[6x6]，可以自由選擇輸出頻率，每個(gè)輸出還包含一個(gè)7位后置分頻器。

2.3 低抖動與EMI抑制

該產(chǎn)品具有低周期抖動（典型值60 ps）的特點(diǎn)，同時(shí)具備擴(kuò)頻時(shí)鐘（SSC）功能，可有效降低系統(tǒng)電磁干擾（EMI）。支持可編程的中心擴(kuò)頻SSC調(diào)制（±0.1%、±0.25%和±0.4%）以及下擴(kuò)頻SSC調(diào)制（1%、1.5%、2%和3%），還能通過可編程輸出壓擺率控制（SRC）進(jìn)一步降低系統(tǒng)EMI。

2.4 其他特性

CDCE906采用3.3 - V設(shè)備電源，工作溫度范圍為0°C至70°C。此外，還提供開發(fā)和編程套件（TI Pro - Clock?），方便進(jìn)行PLL設(shè)計(jì)和編程，采用20引腳TSSOP封裝。

三、引腳功能與參數(shù)

3.1 引腳分配與功能

CDCE906的引腳分配清晰明確，不同引腳承擔(dān)著不同的功能。例如，Y0 - Y5為LVCMOS輸出引腳；CLK_IN0和CLKIN1為時(shí)鐘輸入引腳，其功能根據(jù)SMBus設(shè)置而定；(V{CC})為設(shè)備的3.3 - V電源引腳，(V{CCOUT1})和(V{CCOUT2})分別為輸出Y0、Y1和Y2 - Y5的電源引腳；S0、A0、CLK_SEL和S1、A1為用戶可編程控制輸入引腳；SDATA和SCLOCK為SMBus控制器的串行控制數(shù)據(jù)輸入/輸出和時(shí)鐘輸入引腳。

3.2 參數(shù)規(guī)格

在絕對最大額定值方面，(V{CC})的電源電壓范圍為 - 0.5至4.6 V，輸入電壓范圍為 - 0.5至(V{CC}+ 0.5) V，輸出電壓范圍同樣為 - 0.5至(V{CC}+ 0.5) V。推薦工作條件下，(V{CC})為3至3.6 V，(V{CCOUT1})和(V{CCOUT2})為2.3至3.6 V。此外，還給出了輸入輸出電流、負(fù)載電容、工作溫度等詳細(xì)參數(shù)。

四、功能實(shí)現(xiàn)與應(yīng)用

4.1 零ppm音頻和視頻系統(tǒng)時(shí)鐘生成

CDCE906非常適合音頻和視頻應(yīng)用，它由一個(gè)三重PLL時(shí)鐘發(fā)生器組成，能夠從27 - MHz主時(shí)鐘生成多達(dá)六個(gè)音頻、視頻和系統(tǒng)時(shí)鐘。輸出頻率可編程，以滿足不同應(yīng)用需求。通過合理設(shè)置分頻器M、N、P的值，可以實(shí)現(xiàn)零ppm的音頻和視頻時(shí)鐘，具體分頻器設(shè)置與標(biāo)準(zhǔn)采樣頻率的對應(yīng)關(guān)系在文檔中有詳細(xì)表格展示。

4.2 時(shí)鐘輸入模式

CDCE906具有三種時(shí)鐘輸入模式：晶體振蕩器輸入、單端LVCMOS時(shí)鐘輸入和差分時(shí)鐘輸入。晶體振蕩器輸入模式下，輸入頻率范圍為8 MHz至54 MHz，用戶需要添加外部電容以匹配晶體的輸入負(fù)載電容。單端LVCMOS時(shí)鐘輸入模式下，CLK_IN0和CLK_IN1可作為常規(guī)時(shí)鐘輸入引腳，最高驅(qū)動頻率可達(dá)167 MHz，可用于冗余切換。差分時(shí)鐘輸入模式下，CLK_IN0和CLK_IN1作為差分信號輸入，最高驅(qū)動頻率同樣為167 MHz，若應(yīng)用LVDS或LVPECL信號電平，建議采用交流耦合和偏置結(jié)構(gòu)。

4.3 PLL配置與設(shè)置

CDCE906包含三個(gè)功能和性能相同的PLL，其中PLL2還支持?jǐn)U頻時(shí)鐘（SSC）生成。用戶只需定義輸入和輸出頻率或分頻器（M、N、P）設(shè)置，其他參數(shù)如電荷泵電流、濾波器組件、相位裕度或環(huán)路帶寬由設(shè)備自動控制和設(shè)置，以確保優(yōu)化的抖動衰減和環(huán)路穩(wěn)定性。PLL支持正常速度模式（80 MHz ≤ (f{VCO}) ≤ 200 MHz）和高速模式（180 MHz ≤ (f{VCO}) ≤ 300 MHz），可通過Byte 6的Bit [7:5]進(jìn)行選擇。此外，每個(gè)PLL還支持PLL旁路和VCO旁路兩種旁路選項(xiàng)。

4.4 擴(kuò)頻時(shí)鐘與EMI降低

PLL2支持?jǐn)U頻時(shí)鐘（SSC），具有SSC輸出和非SSC輸出兩個(gè)輸出端，可并行使用。SSC是一種有效降低高速應(yīng)用中電磁干擾（EMI）噪聲的方法，通過調(diào)制頻率將時(shí)鐘信號的能量擴(kuò)展到更寬的頻率范圍，從而降低時(shí)鐘信號的RF能量峰值。用戶可以選擇SSC調(diào)制量（中心擴(kuò)頻和下擴(kuò)頻）和調(diào)制頻率，在SSC模式下，最大VCO頻率限制為167 MHz。此外，通過控制輸出壓擺率和輸出信號幅度，也能進(jìn)一步降低EMI發(fā)射。

4.5 多功能控制輸入

CDCE906具有兩個(gè)用戶可定義的輸入引腳S0和S1，可作為外部控制引腳或地址引腳。當(dāng)作為控制引腳時(shí)，可實(shí)現(xiàn)時(shí)鐘選擇、使能/禁用或設(shè)備電源關(guān)閉等功能；若作為地址位使用，最多可將四個(gè)設(shè)備連接到同一SMBus。

4.6 輸出切換矩陣與LVCMOS輸出配置

輸出切換矩陣的靈活架構(gòu)允許用戶將任何內(nèi)部時(shí)鐘信號源通過自由選擇的后置分頻器切換到六個(gè)輸出中的任意一個(gè)。LVCMOS輸出配置支持所有常見的輸出設(shè)置，如使能、禁用、低電平狀態(tài)和信號反相，還具備壓擺率控制和可變輸出電源電壓功能，所有輸出設(shè)置均可通過SMBus進(jìn)行編程。

五、性能數(shù)據(jù)

5.1 輸出偏斜

輸出偏斜是時(shí)鐘分配電路的重要參數(shù)，CDCE906在不同電源電壓、工作溫度和輸出電壓擺幅下，輸出偏斜（(t_{sk(0)})）的典型值和最大值在表格中有明確給出。

5.2 抖動性能

抖動是基于PLL的時(shí)鐘驅(qū)動電路的主要參數(shù)，CDCE906的PLL和內(nèi)部電路設(shè)計(jì)旨在實(shí)現(xiàn)最低抖動。文檔中給出了不同輸出頻率下的周期抖動、周期抖動和相位抖動的峰 - 峰值和均方根偏差。抖動還與PLL的VCO頻率有關(guān)，較高的(f_{vco})可帶來更好的抖動性能。

5.3 交叉耦合、雜散抑制和噪聲抑制

CDCE906采用RFSiGe工藝技術(shù)設(shè)計(jì)，具有出色的線性度、低功耗、一流的噪聲性能和良好的片上組件間隔離特性，即使所有三個(gè)PLL都處于活動狀態(tài)且所有輸出都開啟，噪聲抑制也能達(dá)到50 dB以上。

5.4 相位噪聲特性

在高速通信系統(tǒng)中，PLL頻率合成器的相位噪聲特性至關(guān)重要。CDCE906的相位噪聲特性包括晶體輸入級和內(nèi)部PLL（VCO）的相位噪聲，文檔中給出了相應(yīng)的相位噪聲特性圖。

5.5 PLL鎖定時(shí)間

PLL鎖定時(shí)間是指PLL從一個(gè)指定頻率跳轉(zhuǎn)到另一個(gè)指定頻率所需的時(shí)間，它會影響系統(tǒng)的數(shù)據(jù)速率。CDCE906的PLL鎖定時(shí)間取決于設(shè)備配置，可通過改變VCO頻率（如改變M/N分頻器值）進(jìn)行調(diào)整，文檔中給出了典型的鎖定時(shí)間。

六、電源相關(guān)

6.1 電源供應(yīng)順序

CDCE906包含(V{CC})、(V{CCOUT1})和(V_{CCOUT2})三個(gè)電源引腳，三個(gè)電源節(jié)點(diǎn)相互獨(dú)立，無需特定的電源供應(yīng)順序。

6.2 電源電壓下降時(shí)的設(shè)備行為

該產(chǎn)品具有上電電路，當(dāng)(V{CC})超過2.1 V（典型值）時(shí)設(shè)備開啟，(V{CC}<1.7 V)（典型值）時(shí)設(shè)備關(guān)閉。在電源電壓下降時(shí)，上電電路可確保寄存器內(nèi)有預(yù)定義的默認(rèn)設(shè)置，當(dāng)電壓下降到不同幅度時(shí)，EEPROM和寄存器內(nèi)容的變化情況在文檔中有詳細(xì)表格說明。

七、開發(fā)與編程

CDCE906 EVM是一個(gè)開發(fā)套件，包括性能評估模塊、TI Pro Clock軟件和用戶指南。如果您對該產(chǎn)品感興趣，可以聯(lián)系德州儀器的銷售或營銷代表獲取更多信息。

八、封裝信息

文檔還提供了CDCE906的多種封裝選項(xiàng)，包括不同的訂單編號、封裝類型、引腳數(shù)量、包裝數(shù)量、載體、RoHS合規(guī)性、引腳鍍層/球材料、MSL評級/峰值回流溫度、工作溫度和零件標(biāo)記等詳細(xì)信息。同時(shí)，還給出了封裝材料信息，如卷帶和卷軸的尺寸、管的尺寸等，以及封裝外形圖、示例電路板布局和示例模板設(shè)計(jì)等內(nèi)容。

CDCE906憑借其豐富的功能、出色的性能和靈活的配置，為電子工程師在音頻、視頻和其他高速應(yīng)用中提供了一個(gè)可靠的時(shí)鐘解決方案。在實(shí)際設(shè)計(jì)中，我們需要根據(jù)具體的應(yīng)用需求，合理配置和使用CDCE906，以充分發(fā)揮其優(yōu)勢。大家在使用CDCE906的過程中遇到過哪些問題呢？歡迎在評論區(qū)分享交流。