AD9554 - 1：高性能時鐘翻譯器的深度解析

在電子工程領(lǐng)域，時鐘信號的穩(wěn)定性和準確性對于系統(tǒng)的正常運行至關(guān)重要。AD9554 - 1作為一款低環(huán)路帶寬時鐘翻譯器，為眾多系統(tǒng)提供了抖動清理和同步功能，尤其適用于同步光網(wǎng)絡（SONET/SDH）等對時鐘要求極高的應用場景。下面，我們就來深入了解一下這款芯片。

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1. 芯片特性

1.1 穩(wěn)定性與兼容性

AD9554 - 1支持GR - 1244 Stratum 3穩(wěn)定性，在保持模式下能提供穩(wěn)定的時鐘輸出。它還支持平滑的參考切換，幾乎不會對輸出相位產(chǎn)生干擾，并且滿足Telcordia GR - 253抖動生成、傳輸和容限要求，適用于高達OC - 192的SONET/SDH系統(tǒng)。此外，它還支持ITU - T G.8262同步以太網(wǎng)從時鐘以及多種ITU - T標準。

1.2 功能多樣性

芯片具備自動/手動保持和參考切換功能，自適應時鐘功能允許在OTN映射/解映射應用中動態(tài)調(diào)整反饋分頻器。其采用四數(shù)字鎖相環(huán)（DPLL）架構(gòu)，擁有四個參考輸入（單端或差分），4×4交叉點允許任何參考輸入驅(qū)動任何PLL。輸入?yún)⒖碱l率范圍從2 kHz到1000 MHz，參考驗證和頻率監(jiān)測精度可達2 ppm，還具備可編程的輸入?yún)⒖记袚Q優(yōu)先級。

1.3 輸出特性

芯片有4個差分時鐘輸出，每個差分對可配置為HCSL、LVDS兼容或LVPECL兼容。輸出頻率范圍為430 kHz到941 MHz，數(shù)字PLL中可編程的18位整數(shù)和24位小數(shù)反饋分頻器以及可編程的環(huán)路帶寬從0.1 Hz到4 kHz，為不同應用提供了靈活的配置選項。

2. 應用領(lǐng)域

AD9554 - 1的應用范圍廣泛，涵蓋了網(wǎng)絡同步（包括同步以太網(wǎng)和同步數(shù)字體系（SDH）到光傳輸網(wǎng)絡（OTN）的映射/解映射）、參考時鐘抖動清理、SONET/SDH時鐘（高達OC - 192，包括FEC）、Stratum 3保持、抖動清理和相位瞬態(tài)控制、電纜基礎(chǔ)設施、數(shù)據(jù)通信以及專業(yè)視頻等領(lǐng)域。

3. 工作原理

3.1 系統(tǒng)時鐘（SYSCLK）

SYSCLK電路為芯片的其余部分提供低抖動、穩(wěn)定的高頻時鐘。XOA和XOB引腳連接到內(nèi)部SYSCLK乘法器，可通過連接晶體諧振器或低頻時鐘源來合成系統(tǒng)時鐘。SYSCLK乘法器是一個整數(shù) - N設計，帶有集成VCO，可將低頻時鐘輸入轉(zhuǎn)換為所需的系統(tǒng)時鐘頻率（2250 MHz到2415 MHz）。

3.2 數(shù)字鎖相環(huán)（DPLL）

芯片包含四個獨立的DPLL核心，每個核心獨立運行。DPLL的信號鏈從參考信號開始，經(jīng)過R分頻器和交叉點開關(guān)后進入DPLL。TDC/相位頻率檢測器（PFD）產(chǎn)生數(shù)字字序列并傳遞給數(shù)字環(huán)路濾波器，數(shù)字環(huán)路濾波器產(chǎn)生的數(shù)字字序列驅(qū)動Σ - Δ調(diào)制器，使其頻率和相位與輸入信號鎖定。

3.3 模擬鎖相環(huán)（APLL）

四個輸出模擬PLL（APLL）為DPLL輸出提供頻率上變頻和噪聲濾波。APLL的參考輸入是DPLL的輸出，反饋分頻器是整數(shù)分頻器，環(huán)路濾波器部分集成，帶有一個外部15 nF電容器連接到內(nèi)部LDO。

3.4 時鐘分配

AD9554 - 1有四個相同的時鐘分配部分，包括P分頻器和通道分頻器。P分頻器將VCO輸出頻率降低到≤1.25 GHz，并保持50%的占空比；通道分頻器是10位整數(shù)分頻器，可產(chǎn)生約50%的占空比。

4. 寄存器編程

寄存器編程是配置AD9554 - 1的關(guān)鍵步驟。評估軟件包含一個編程向?qū)Ш蛨D形用戶界面（GUI），可根據(jù)用戶的輸入和輸出頻率確定DPLL、APLL和SYSCLK的最佳配置，并生成一個易于使用文本編輯器讀取的寄存器設置文件（.STP）。用戶可以獨立配置PLL_0到PLL_3，先編程通用寄存器，再獨立配置特定于每個PLL的寄存器。

5. 參考輸入與切換

5.1 參考輸入物理連接

四個參考時鐘接收器對（REFA、(REFA)到REFD、(REFD)）提供了參考時鐘的接入。輸入接收器采用遲滯設計，以適應上升和下降沿緩慢的輸入信號，在差分或單端操作模式下，可接受交流或直流耦合的輸入信號。

5.2 參考監(jiān)測

參考監(jiān)測功能依賴于穩(wěn)定的系統(tǒng)時鐘。每個參考輸入都有一個專用的監(jiān)測器，用于測量參考周期，并根據(jù)寄存器中設置的參數(shù)確定參考的有效性。參考驗證定時器可設置故障參考恢復為有效所需的時間。

5.3 參考切換

AD9554 - 1的參考切換功能非常靈活，通過復雜的優(yōu)先級算法和基于寄存器的控制，用戶可以選擇五種操作模式：自動恢復模式、自動非恢復模式、手動帶自動回退模式、手動帶保持回退模式和無保持回退的全手動模式。

6. 性能指標

6.1 電源與功耗

芯片的電源分為VDD和VDD_SP兩組，VDD可連接到1.5 V或1.8 V的公共電源，VDD_SP可連接到1.5 V、1.8 V或2.5 V的電源。典型配置下的功耗約為0.92 W（系統(tǒng)時鐘為49.152 MHz晶體，四個DPLL激活，兩個19.44 MHz輸入?yún)⒖继幱诓罘帜Ｊ剑膫€交流耦合輸出驅(qū)動器在21 mA模式下，輸出頻率為644.53125 MHz）。

6.2 輸出特性

輸出時鐘的頻率范圍為430 kHz到941 MHz，不同驅(qū)動模式下的輸出幅度和上升/下降時間等參數(shù)有所不同。例如，在14 mA模式下，輸出頻率范圍為0.430到941 MHz，上升/下降時間（20%到80%）為125到190 ps。

6.3 抖動性能

在不同的輸入和輸出頻率條件下，芯片的抖動生成性能表現(xiàn)良好。例如，當fREF = 19.44 MHz，fOUT = 622.08 MHz，fLOOP = 50 Hz帶寬時，5 kHz到20 MHz的集成RMS抖動為381 fs。

7. 引腳配置與功能

芯片采用56引腳（8 mm×8 mm）LFCSP封裝，引腳包括電源引腳、參考輸入引腳、時鐘輸出引腳、控制引腳等。每個引腳都有特定的功能，例如，REFA - REFD為參考輸入引腳，OUT0B - OUT3B為時鐘輸出引腳，SDIO/SDA和SCLK/SCL用于串行通信等。

總結(jié)

AD9554 - 1是一款功能強大、性能優(yōu)越的時鐘翻譯器，適用于多種對時鐘穩(wěn)定性和準確性要求較高的應用場景。通過深入了解其特性、工作原理、寄存器編程和性能指標等方面，電子工程師可以更好地應用這款芯片，設計出更加穩(wěn)定和高效的系統(tǒng)。在實際應用中，還需要根據(jù)具體需求進行合理的配置和調(diào)試，以充分發(fā)揮芯片的優(yōu)勢。你在使用AD9554 - 1的過程中遇到過哪些問題呢？歡迎在評論區(qū)分享你的經(jīng)驗和見解。