2026 年 4 月 6 日，在上海交通大學建校 130 周年校友返校日之際，由上海交通大學集成電路學院（信息與電子工程學院）校友會與上海交大集成電路行業(yè)校友會聯(lián)合主辦的“XIN 創(chuàng)未來 共譜華章——新一代信息技術下的產業(yè)協(xié)同和職業(yè)發(fā)展”行業(yè)論壇在思源湖畔順利舉行。

作為上海交通大學 1996 屆本科校友，Cadence 全球研發(fā)副總裁、三維集成電路設計與分析事業(yè)部總經理顧鑫受邀出席論壇，與校地領導、校友代表及在校師生齊聚一堂，共同為母校百卅華誕送上祝福。

在論壇分享環(huán)節(jié)，顧鑫結合自身長期深耕 EDA 與集成電路設計領域的實踐經驗，分享了對行業(yè)發(fā)展的觀察與思考，并帶來了 Cadence 革新性的新范式“AI for Design，Design for AI”。當 AI 反向賦能芯片設計，兩者構筑的飛輪正在重構整個芯片設計的底層邏輯。

過去十年，半導體行業(yè)的重心在于如何“為 AI 應用設計芯片”（Design for AI），試圖通過架構創(chuàng)新來喂飽算力饑渴。

顧鑫提到，隨著先進制程逼近 3nm 甚至 2nm 的物理極限，傳統(tǒng)的 EDA 設計流程已遭遇“三重墻”的嚴峻阻礙：

（1）復雜度墻：晶體管數量突破千億量級，設計空間呈幾何倍數爆炸。以蘋果最新的 M3 芯片為例，其集成的 920 億個晶體管已超出人類大腦的處理極限，傳統(tǒng)人工設計只能觸達局部最優(yōu)，無法尋得全局最優(yōu)解。

（2）驗證墻：驗證工作量占據了 70% 以上的設計周期，且覆蓋率依然存在盲點。過去，一顆復雜 AI 芯片的驗證需耗時半年，編寫數十萬行測試用例并進行無數次仿真，即便如此仍可能在流片后暴露出導致上億元損失的致命 Bug。

（3）設計余量墻：為了規(guī)避制造波動，工程師不得不留出 10% 甚至 15% 的過大設計余量（Design Margin），導致芯片本可達到滿分的性能，為了安全裕度被壓制和浪費。

而 AI 的介入，正在擊碎這三重墻。顧鑫分享了 Cadence 最新的 ChipStack AI Super Agent，即全球首個端到端的 AI 設計超級代理。它能從高層設計需求出發(fā)，自動完成代碼編寫、測試平臺生成、回歸測試統(tǒng)籌、系統(tǒng)集成甚至 Debug 修復。

顧鑫指出，EDA 行業(yè)的歷次生產力革命通常帶來 10 倍的效率躍升，而 AI 正在開啟的第五時代，將是 10 倍乃至 100 倍的生產力提升。

“AI for Design 不是簡單的技術迭代，而是一場范式轉移?！鳖欥伪硎荆?AI 驅動下，一兩年內就可以看到全自動零人工干預的芯片設計商業(yè)項目落地。

從交大校友到產業(yè)實踐者，顧鑫回到交大的分享，將Cadence 在“AI for Design，Design for AI”的產業(yè)實踐帶入上海交通大學的前沿科研環(huán)境，體現(xiàn)了校友對“飲水思源，愛國榮校”的回應，也體現(xiàn)了 Cadence 對高校生態(tài)及產學研協(xié)同的高度重視。

面向未來，Cadence 期待與更多產業(yè)伙伴和青年工程師進行深度對話，在技術演進與人才成長的相互促進中，共同探索半導體產業(yè)長期發(fā)展的可能路徑。