文章來源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文主要講述芯片設(shè)計(jì)中的ESD防護(hù)設(shè)計(jì)介紹。

在集成電路（IC）的設(shè)計(jì)、制造、封裝、測試及應(yīng)用全流程中，靜電放電（ESD）是最常見且破壞性極強(qiáng)的隱患之一。ESD放電時(shí)間雖僅為納秒至微秒級(jí)，但瞬時(shí)峰值電流可達(dá)數(shù)十安培，足以擊穿芯片內(nèi)部的精密結(jié)構(gòu)。因此，芯片設(shè)計(jì)時(shí)需要集成專用的ESD防護(hù)電路，在輸入/輸出引腳、電源引腳附近形成低阻抗放電通路，將靜電能量旁路到地，避免核心電路受損。

ESD防護(hù)設(shè)計(jì)的核心準(zhǔn)則

ESD防護(hù)設(shè)計(jì)的核心矛盾在于，既要讓防護(hù)電路不干擾芯片正常工作，又要在靜電應(yīng)力來襲時(shí)快速響應(yīng)。為此，業(yè)界提出了ESD設(shè)計(jì)窗口，用以劃定防護(hù)器件的工作邊界。基本原則包括：正常工作時(shí)ESD器件應(yīng)處于關(guān)閉狀態(tài)，不影響芯片運(yùn)行；靜電應(yīng)力來臨時(shí)器件需及時(shí)觸發(fā)開啟。同時(shí)，需規(guī)避閂鎖效應(yīng)，常規(guī)ESD方案具有回滯特性，應(yīng)保證防護(hù)器件的維持電壓大于芯片工作電壓，或?qū)⒕S持電流提高至大于芯片正常工作電流。此外，器件的觸發(fā)電壓和失效電壓不得超過內(nèi)部電路的柵氧擊穿電壓或源漏穿通電壓?？紤]到工藝誤差，設(shè)計(jì)窗口通常預(yù)留10%~20%的裕量。

隨著半導(dǎo)體制程不斷微縮，柵氧擊穿電壓上限快速下降，而芯片工作電壓下降相對緩慢，導(dǎo)致ESD設(shè)計(jì)窗口持續(xù)收窄。同時(shí)金屬互聯(lián)性能變差、寄生電阻增大，影響了ESD器件的失效電流特性。為實(shí)現(xiàn)2kV HBM等典型防護(hù)指標(biāo)，制程微縮后需要占用更多芯片面積，帶來更大寄生電容，使ESD防護(hù)設(shè)計(jì)難度大幅提升。

主流ESD防護(hù)器件類型與原理

1.二極管類防護(hù)器件

二極管是結(jié)構(gòu)最簡單的ESD防護(hù)器件，無回滯特性，工藝兼容性好，響應(yīng)速度快。正常工作時(shí)反向偏置處于高阻關(guān)斷狀態(tài)；當(dāng)靜電脈沖超過工作電壓時(shí)，二極管發(fā)生雪崩或齊納擊穿，快速轉(zhuǎn)為低阻導(dǎo)通，將電流導(dǎo)向地或電源線。其中，TVS二極管具備快速響應(yīng)、低動(dòng)態(tài)電阻、精準(zhǔn)鉗位的優(yōu)勢，適合低壓敏感電路與高速接口的防護(hù)。齊納二極管則側(cè)重低壓鉗位場景，常用于電源端初級(jí)防護(hù)。普通鉗位二極管成本極低，多作為輔助防護(hù)器件使用。

2.MOS管類防護(hù)器件

MOS管類防護(hù)器件可與CMOS制程兼容，應(yīng)用廣泛。柵接地NMOS管（GGNMOS）利用內(nèi)部寄生NPN晶體管的雙極導(dǎo)通模式實(shí)現(xiàn)靜電泄放，其I-V曲線具有明顯回滯特性。但該器件魯棒性不足、面積占用大，且多叉指版圖中容易出現(xiàn)電流導(dǎo)通不均的問題。為改善性能，衍生出柵接電容NMOS管（GCNMOS），通過增加?xùn)艠O電容和電阻降低觸發(fā)電壓，使器件更快響應(yīng)沖擊，改善多叉指不均勻?qū)▎栴}，但會(huì)占用更多面積。此外，襯底觸發(fā)型MOS管通過主動(dòng)觸發(fā)提升導(dǎo)通速度和泄放能力，適合高壓、大電流防護(hù)場景。

3.晶閘管類防護(hù)器件

硅控整流器（SCR）是單位面積魯棒性最高的ESD防護(hù)器件，其核心由寄生PNP和NPN晶體管構(gòu)成正反饋環(huán)路，導(dǎo)通后動(dòng)態(tài)電阻極低，可泄放數(shù)十安培的電流。SCR的核心優(yōu)勢在于能以更小的芯片面積實(shí)現(xiàn)更高的ESD防護(hù)指標(biāo)，面積效率極高。但其維持電壓極低（通常僅1~2V），容易引發(fā)閂鎖效應(yīng)，這是應(yīng)用的主要限制因素。為克服這一缺陷，可搭配觸發(fā)控制電路使用，或采用MOS控制晶閘管等改進(jìn)結(jié)構(gòu)，兼顧大電流泄放與精準(zhǔn)控制。

4.其他輔助防護(hù)結(jié)構(gòu)

除上述主力器件外，電阻和電容常作為輔助防護(hù)元件使用。防護(hù)電阻集成于被保護(hù)節(jié)點(diǎn)與核心電路之間，利用限流特性抑制ESD電流峰值，延緩電壓上升速度。防護(hù)電容則利用“通交流”特性，將部分靜電電荷耦合至地，降低節(jié)點(diǎn)電壓上升速率。此外，齊納箝位、雙重齊納箝位、VCES箝位（利用NPN管集電結(jié)反向擊穿）、反向并聯(lián)二極管等結(jié)構(gòu)也在不同工藝和電壓場景中得到應(yīng)用。

防護(hù)器件的選型與設(shè)計(jì)要點(diǎn)

實(shí)際芯片設(shè)計(jì)中，需結(jié)合芯片工作電壓、制程工藝、面積成本、防護(hù)等級(jí)等需求，合理選擇防護(hù)器件，甚至進(jìn)行多器件組合設(shè)計(jì)。二極管是基礎(chǔ)防護(hù)選擇，適用于全芯片電源軌防護(hù)；GGNMOS勝在可靠性與工藝兼容性，適合對穩(wěn)定性要求高、面積成本敏感度較低的設(shè)計(jì)；SCR則是單位面積防護(hù)能力的最優(yōu)解，適用于面積嚴(yán)苛、需高等級(jí)防護(hù)且能規(guī)避閂鎖的場景。單一防護(hù)器件往往無法滿足全部需求，需設(shè)計(jì)多級(jí)防護(hù)架構(gòu)，通過不同類型器件的搭配，實(shí)現(xiàn)“緩沖-鉗位-泄放”的全流程防護(hù)，在設(shè)計(jì)窗口內(nèi)達(dá)成“不干擾正常工作、有效抵御ESD應(yīng)力”的核心目標(biāo)。

隨著半導(dǎo)體技術(shù)不斷發(fā)展，ESD防護(hù)設(shè)計(jì)將朝著更小面積、更高魯棒性、更低閂鎖風(fēng)險(xiǎn)、更好工藝兼容性的方向演進(jìn)，為先進(jìn)制程芯片的可靠性提供保障。