MAX19693：12 位、4.0Gsps 高動態(tài)性能寬帶 DAC 的全面解析

在電子設(shè)計領(lǐng)域，高性能的數(shù)模轉(zhuǎn)換器（DAC）對于實現(xiàn)高頻和寬帶信號的直接數(shù)字合成至關(guān)重要。MAX19693 作為一款 12 位、4.0Gsps 的 DAC，在寬帶通信、雷達和儀器儀表等應用中展現(xiàn)出卓越的性能。本文將對 MAX19693 進行詳細介紹，包括其基本特性、電氣參數(shù)、典型工作特性以及應用注意事項。

文件下載：MAX19693.pdf

一、基本特性

1. 信號合成能力

MAX19693 能夠直接數(shù)字合成高頻和寬帶信號，其 4.0Gsps 的更新速率可實現(xiàn)帶寬超過 1.5GHz 的信號數(shù)字合成，適用于從直流到近 2GHz 頻率范圍的寬帶信號合成。

2. 輸入端口與時鐘

它包含四個 12 位復用低壓差分信號（LVDS）輸入端口，每個端口在雙倍數(shù)據(jù)速率（DDR）或四倍數(shù)據(jù)速率（QDR）模式下最高可運行至 1GHz。DAC 接受時鐘頻率為其更新速率的一半，因為轉(zhuǎn)換在時鐘的上升沿和下降沿都被觸發(fā)，輸入數(shù)據(jù)速率為 DAC 更新速率的 1/4（時鐘速率的 1/2）。同時，它還提供 LVDS 數(shù)據(jù)時鐘輸出，方便與 FPGA 或 ASIC 設(shè)備接口。

3. 輸出特性

該 DAC 是電流舵型 DAC，集成了自校準的 50Ω 差分輸出端接，以確保最佳動態(tài)性能。輸出端接電阻可校準至外部 510Ω 精密電阻，保證輸出電阻的準確性。

4. 電源與功耗

MAX19693 采用 3.3V 和 1.8V 電源供電，在 4.0Gsps 時功耗為 1180mW，在 2000Msps 時功耗為 770mW，具有較低的功耗特性。

5. 封裝與溫度范圍

它采用緊湊的 11mm x 11mm、169 CSBGA 封裝，工作溫度范圍為 -40°C 至 +85°C，適用于各種工業(yè)環(huán)境。

二、電氣參數(shù)

1. 靜態(tài)性能

• 分辨率：12 位
• 積分非線性（INL）：±1.2 LSB
• 差分非線性（DNL）：±0.8 LSB
• 失調(diào)電壓誤差（OS）：±0.5%FS
• 失調(diào)漂移：±10 ppm/°C
• 滿量程輸出電流（IOUT）：8 - 20 mA
• 輸出電流增益誤差（GE）：-4 - +4 %FS
• 輸出電壓增益漂移：內(nèi)部參考 -0.003 dB/°C，外部參考 -0.0025 dB/°C
• 最大連續(xù)波輸出功率（POUT）：-2.6 dBm
• 輸出電阻（ROUT）：50 Ω
• 輸出回波損耗（S11）：fOUT = 500MHz 時為 20 dB

2. 動態(tài)性能

• 最小時鐘速率（fCLK）：10 MHz
• 最大時鐘速率（fCLK）：2000 MHz
• 最小輸出更新速率（fDAC）：20 Msps
• 最大輸出更新速率（fDAC）：4000 Msps
• 寬帶噪聲譜密度（NSD）：fDAC = 4000Msps，fOUT = 200MHz，-6dBFS 時為 -164 dBm/Hz
• 無雜散動態(tài)范圍（SFDR）：在不同的 fDAC 和 fOUT 條件下有不同表現(xiàn)，如 fOUT = 400MHz 時，fDAC = 4000Msps 下 SFDR 為 62 - 69 dBc
• 最小輸出帶寬（BW - 3dB）：1500 MHz

3. 參考與輸出定時

• 內(nèi)部參考電壓范圍（VREFIO）：1.1 - 1.3 V
• 參考輸入合規(guī)范圍（VREFIOR）：0.50 - 1.25 V
• 參考輸入電阻（RREFIO）：10 kΩ
• 參考電壓漂移（TCOREF）：-50 ppm/°C
• 輸出下降時間（tFALL）：270 ps
• 輸出上升時間（tRISE）：270 ps
• 建立時間（ts）：達到 0.1% 為 3.5 ns，達到 0.025% 為 4.5 ns
• 輸出傳播延遲（tPD）：1.3 ns

4. 時序特性

• 數(shù)據(jù)到時鐘建立時間（tSETUP）：1.41 ns
• 數(shù)據(jù)到時鐘保持時間（tHOLD）：-0.88 ns

5. 邏輯輸入輸出

• LVDS 邏輯輸入：差分輸入邏輯高（VIH）為 100 mV，差分輸入邏輯低（VIL）為 -100 mV，共模電壓范圍（VCOM）為 1.125 - 1.375 V，差分輸入電阻（RIN）為 85 - 130 Ω，輸入電容（CIN）為 1.5 pF
• 3.3V CMOS 邏輯輸入：輸入邏輯高（VIH3.3）為 0.7 x AVDD3.3 V，輸入邏輯低（VIL3.3）為 0.3 x AVDD3.3 V，輸入泄漏電流（IIN3.3）為 -5 - +5 μA，輸入電容（CIN3.3）為 3 pF
• 1.8V CMOS 邏輯輸入（SE）：輸入邏輯高（VIH1.8）為 0.7 x VDD1.8 V，輸入邏輯低（VIL1.8）為 0.3 x VDD1.8 V，輸入泄漏電流（IIN1.8）為 -5 - +5 μA，輸入電容（CIN1.8）為 3 pF
• 1.8V CMOS 邏輯輸出（SO）：輸出邏輯高（VOH1.8）在 ISOURCE = 100μA 時為 0.7 x VDD1.8 V，輸出邏輯低（VOL1.8）在 ISINK = 100μA 時為 0.3 x VDD1.8 V

6. 時鐘輸入與數(shù)據(jù)時鐘輸出

• 時鐘輸入：fDAC ≤ 3Gsps 時最小時鐘輸入功率（PCLK）為 0 dBm，fDAC > 3Gsps 時為 9 dBm，最大時鐘輸入功率（PCLK）為 15 dBm，共模電壓范圍（VCOMCLK）為 0.55 - 0.65 V，輸入電阻（RCLK）差分 100 Ω，輸入電容（CCLK）為 2 pF
• 數(shù)據(jù)時鐘輸出：差分輸出（VDCLK）在 100Ω 差分端接時為 ±0.25 - ±0.45 V，輸出上升和下降時間（tR, tF）在 100Ω 差分端接時為 0.5 ns，共模電壓范圍（VCOM）為 1.125 - 1.375 V

7. 電源參數(shù)

• 模擬電源電壓范圍（AVDD3.3）：3.1 - 3.5 V
• 1.8V 電源電壓范圍（VDD1.8）：1.7 - 1.9 V
• 時鐘電源電壓范圍（AVCLK）：1.7 - 1.9 V
• 模擬電源電流（IAVDD3.3）：fDAC = 2000Msps 時為 106 mA，fDAC = 4000Msps 時為 118 mA
• 1.8V 電源電流（IVDD1.8）：fDAC = 2000Msps 時為 74 mA，fDAC = 4000Msps 時為 148 - 190 mA
• 時鐘電源電流（IAVCLK）：fDAC = 2000Msps 時為 157 mA，fDAC = 4000Msps 時為 313 - 390 mA
• 功耗（PDISS）：fDAC = 2000Msps 時為 770 mW，fDAC = 4000Msps 時為 1180 - 1435 mW

三、典型工作特性

1. SFDR 與輸出頻率和幅度的關(guān)系

通過不同的圖表展示了 SFDR 隨輸出頻率和幅度的變化情況。例如，在不同的 fDAC 下，SFDR 隨 fOUT 的變化曲線，以及在固定 fDAC 和 fOUT 時，SFDR 隨輸出幅度的變化曲線。這有助于工程師根據(jù)實際需求選擇合適的工作參數(shù)，以獲得最佳的無雜散動態(tài)范圍。

2. 雙音互調(diào)失真（TTIMD）與輸出頻率的關(guān)系

給出了不同 fDAC 下 TTIMD 隨輸出頻率的變化曲線，反映了在雙音信號輸入時，DAC 的互調(diào)失真特性。這對于需要處理多信號的應用，如雷達和通信系統(tǒng)，非常重要。

3. 時鐘饋通與 DAC 更新速率的關(guān)系

展示了時鐘饋通功率隨 DAC 更新速率的變化情況，包括 fCLK 饋通和 fCLK/2 饋通。了解時鐘饋通特性有助于工程師在設(shè)計中采取措施減少時鐘干擾。

4. 輸出噪聲密度與 DAC 更新速率的關(guān)系

呈現(xiàn)了輸出噪聲密度隨 DAC 更新速率的變化曲線，在不同的輸出幅度條件下，噪聲密度有所不同。這對于對噪聲敏感的應用，如高精度測量和通信系統(tǒng)，具有重要的參考價值。

5. 輸出功率與輸出頻率的關(guān)系

給出了在不同 fDAC 下，輸出功率隨輸出頻率的變化曲線。這有助于工程師了解 DAC 在不同頻率下的輸出功率特性，合理設(shè)計系統(tǒng)的功率預算。

6. SFDR 頻譜圖和雙音互調(diào)失真頻譜圖

提供了不同 fDAC 和 fOUT 條件下的 SFDR 頻譜圖和雙音互調(diào)失真頻譜圖，直觀地展示了信號的頻譜特性，幫助工程師分析和優(yōu)化系統(tǒng)性能。

7. SFDR 和 TTIMD 與溫度的關(guān)系

展示了 SFDR 和 TTIMD 隨溫度的變化曲線，反映了 DAC 在不同溫度環(huán)境下的性能穩(wěn)定性。這對于需要在寬溫度范圍內(nèi)工作的應用，如工業(yè)和汽車電子，非常重要。

8. 內(nèi)部參考電壓與溫度的關(guān)系

給出了內(nèi)部參考電壓隨溫度的變化曲線，有助于工程師了解參考電壓的穩(wěn)定性，確保 DAC 的性能在不同溫度下的一致性。

9. 積分非線性和差分非線性與數(shù)字輸出代碼的關(guān)系

展示了積分非線性和差分非線性隨數(shù)字輸出代碼的變化曲線，反映了 DAC 的線性度特性。這對于對線性度要求較高的應用，如音頻和視頻處理，具有重要的參考價值。

10. 電源電流與時鐘頻率的關(guān)系

呈現(xiàn)了電源電流隨時鐘頻率的變化曲線，包括 3.3V 電源（AVDD3.3）和 1.8V 電源（VDD1.8 + AVCLK）的電流變化。這有助于工程師在設(shè)計電源系統(tǒng)時，合理規(guī)劃電源容量。

四、引腳描述

1. 參考輸入/輸出引腳（REFIO）

作為內(nèi)部 1.2V 帶隙參考輸出，也可作為外部低阻抗參考源的輸入。需連接 1μF 電容至 DACREF 以確保穩(wěn)定工作。

2. 滿量程調(diào)整輸入引腳（FSADJ）

用于設(shè)置 DAC 的滿量程輸出電流。使用內(nèi)部參考時，連接 1.92kΩ 電阻至 DACREF 可獲得 20mA 的滿量程輸出電流。

3. 電流設(shè)置電阻返回路徑引腳（DACREF）

內(nèi)部連接至 AGND，不要連接到外部接地。與 FSADJ 配合設(shè)置滿量程輸出電流。

4. 電源引腳

• AVDD3.3：模擬 3.3V 電源，電壓范圍為 3.1 - 3.5V，需連接 0.047μF 旁路電容至 GND。
• VDD1.8：模擬 1.8V 電源，電壓范圍為 1.7 - 1.9V，需連接 0.047μF 旁路電容至 GND。
• AVCLK：時鐘 1.8V 電源，電壓范圍為 1.7 - 1.9V，需連接 0.047μF 旁路電容至 GND。
• GND：接地引腳，需以最小電感連接到接地平面。

5. 差分 DAC 輸出引腳

• OUTP：差分 DAC 輸出的正端，內(nèi)部有校準的 25Ω 電阻連接到 AVDD3.3。
• OUTN：差分 DAC 輸出的負端，內(nèi)部有校準的 25Ω 電阻連接到 AVDD3.3。

6. 其他引腳

• CREF：噪聲旁路節(jié)點，連接 1μF 電容至 DACREF 以限制相位噪聲。
• REFRES：校準參考電阻輸入，連接 510Ω 電阻至 AVDD3.3，用于校準內(nèi)部模擬輸出電阻。
• MOD：fDAC/2 或 fCLK 調(diào)制控制輸入，為 3.3V CMOS 輸入，內(nèi)部有下拉電阻。
• CLKP 和 CLKN：轉(zhuǎn)換器時鐘正、負輸入，內(nèi)部有 100Ω 端接電阻連接兩者。
• CAL：DAC 輸出電阻校準輸入，為 3.3V CMOS 輸入，內(nèi)部有下拉電阻。
• DAP、DAN、DBP、DBN、DCP、DCN、DDP、DDN：各通道的 LVDS 數(shù)據(jù)輸入，采用偏移二進制格式編碼。
• DATACLKP 和 DATACLKN：LVDS 數(shù)據(jù)時鐘正、負輸出。
• DELAY：數(shù)據(jù)時鐘延遲模式輸入，為 3.3V CMOS 輸入，內(nèi)部有下拉電阻。
• CLKDIV：數(shù)據(jù)時鐘分頻模式輸入，為 3.3V CMOS 輸入，內(nèi)部有下拉電阻。
• SE：掃描使能輸入，為 1.8V CMOS 邏輯輸入。
• SO：掃描輸出，為 1.8V CMOS 邏輯輸出，在掃描使能（SE）為高時有效。

五、詳細描述

1. 工作原理

MAX19693 由邊緣觸發(fā)的 4:1 輸入數(shù)據(jù)多路復用器和電流舵電路組成。時鐘頻率最高可達 2.0GHz，由于輸出在時鐘的上升沿和下降沿都被鎖存，2.0GHz 的時鐘可實現(xiàn) 4.0Gsps 的 DAC 更新速率。

2. 參考輸入/輸出

支持使用片上 1.2V 帶隙參考或外部參考電壓源。REFIO 作為外部參考輸入或內(nèi)部參考輸出，需用 1μF 電容去耦至 DACREF 以確保穩(wěn)定。參考電路通過控制放大器調(diào)節(jié) DAC 的滿量程電流，輸出電流可通過公式 IOUT = 32 x IREF x 4095/4096 計算，其中 IREF = VREFIO/RSET，RSET 通常設(shè)置為 1.92kΩ。

3. 模擬輸出

為差分電流舵型 DAC，內(nèi)置自校準的輸出端接電阻，輸出端接至 AVDD3.3，校準后提供 50Ω 差分輸出電阻。輸出通常與 50Ω 巴倫變壓器配合使用，若變壓器有中心抽頭，建議將中心抽頭連接到 AVDD3.3；若沒有中心抽頭，可使用電感上拉輸出。輸出電路的電阻、電容和電感元件限制了輸出帶寬至 1.5GHz（50Ω 電阻性差分負載）。

4. 輸出電阻校準

集成的端接電阻（RT）需校準至連接在 REFRES 和 AVDD3.3 之間的外部參考電阻（RREFRES），RREFRES 標稱值為 500Ω。校準周期由 CAL 引腳的上升沿觸發(fā)，校準期間時鐘需運行，輸入數(shù)據(jù)不應切換。校準周期持續(xù)時間小于 65,536 個 DAC 時鐘周期（2GHz 時鐘速率下小于 32.8μs），CAL 需保持高電平以維持輸出電阻校準。

5. 時鐘輸入

采用靈活的差分時鐘輸入（CLKP, CLKN），由單獨的電源（AVCLK）供電以實現(xiàn)最佳的抖動性能。時鐘輸入可由單端或差分時鐘源驅(qū)動，可使用正弦波或方波。為獲得最佳抖動性能，建議差分驅(qū)動時鐘，并選擇盡可能大的時鐘幅度（但不超過規(guī)定范圍）。對于交流耦合的差分正弦波時鐘，時鐘功率不應高于 15dBm。在低于 3