JTAG電路設(shè)計規(guī)范:本技術(shù)設(shè)計規(guī)范根據(jù)國家標準和原郵電部標準以及國際標準
IEEE STD 1149.1 系列標準編制而成。

目前，使用的芯片中越來越多的CPU、EPLD、FPGA、DSP 以及一些專用芯片（如ATM 層
專用芯片）等提供符合IEEE 1149.1 的JTAG 測試口，但很多設(shè)計人員不了解JTAG，對JTAG
口的處理較為隨意。JTAG 電路的設(shè)計沒有引起設(shè)計人員足夠的重視，是較易被忽視的一個
環(huán)節(jié)，這種忽視給產(chǎn)品埋下了不穩(wěn)定的隱患，甚至導(dǎo)致了嚴重的問題（參見附錄：JTAG 使
用案例），極大地影響了產(chǎn)品的穩(wěn)定和競爭力的提高。
本規(guī)范基于統(tǒng)一設(shè)計人員對JTAG 電路的認識，盡可能統(tǒng)一公司產(chǎn)品中JTAG 的電路設(shè)計，
提高產(chǎn)品的可靠性、穩(wěn)定性，增強核心設(shè)計的競爭力。
2、范圍
本規(guī)范適用于產(chǎn)品中所有具有符合IEEE Std 1149.1規(guī)范設(shè)計的JTAG器件的應(yīng)用設(shè)計，
可用于指導(dǎo)JTAG的應(yīng)用設(shè)計、開發(fā)、中試、生產(chǎn)。
3、定義
JTAG：Joint Test Action Group，聯(lián)合測試行動組合；
TAP：Test Access Port，測試存取通道；
TCK：Test ClocK input ，測試時鐘輸入；
TMS：Test Mode Select input，測試模式輸入，在TCK 的上升沿取樣，具有內(nèi)部上拉；
TDI：Test Data Input，測試數(shù)據(jù)輸入，在TCK 的上升沿取樣，具有內(nèi)部上拉；
TDO：Test Data Output，測試數(shù)據(jù)輸出，三態(tài)，TCK 下降沿時改變并被驅(qū)動輸出；
TRST：Test ReSeT input，異步復(fù)位TAP控制器為Test-Logic-Reset狀態(tài)，具有內(nèi)部上
拉，低有效，不能用于初始化芯片內(nèi)系統(tǒng)邏輯。