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針對復雜算法中矩陣運算量大, 計算復雜, 耗時多, 制約算法在線計算性能的問題, 從硬件實現角度, 研究基于FPGA/Nios-Ⅱ的矩陣運算硬件加速器設計, 實現矩陣并行計算。首先根據矩陣運算的算法分析, 設計了矩陣并行計算的硬件實現結構, 并在Modelsim 中進行功能模塊的仿真, 然后將功能模塊集成一個自定制組件, 并通過Avalon 總線與NiosⅡ主處理器通信, 作為硬件加速器。最后在FPGA 芯片中構建SoPC 系統(tǒng), 并在Altera DE3 開發(fā)板中進行矩陣實時計算測試。測試結果驗證了基于FPGA/Nios-Ⅱ矩陣運算硬件加速器的正確性、可行性以及較高的計算性能。
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