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本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog教程之Verilog HDL程序設(shè)計語句和描述方式。
連續(xù)賦值語句需要注意的以下幾點：
賦值目標(biāo)只能是線網(wǎng)類型（wire）
在連續(xù)賦值賦值語句右邊表達(dá)式任何一個變量有變化，表達(dá)式被計算，計算的結(jié)果立即賦給左邊信號（若沒有定義延時量）
續(xù)賦值語句不能出現(xiàn)在過程塊中
多個連續(xù)賦值語句之間是并行語句，因此與位置順序無關(guān)
連續(xù)賦值語句中的延時具有硬件電路中慣性延時的特性，任何小于其延的信號變化脈沖都將被濾除掉，不會體現(xiàn)在輸出端
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