一、目的

　　1. 了解目前電子設(shè)計(jì)系統(tǒng)方法及流程

　　2. 了解/掌握綜合與驗(yàn)證工具

　　3. 能用VHDL設(shè)計(jì)復(fù)雜功能電路

　　二、內(nèi)容

　　1. 高層次設(shè)計(jì)概述

　　2. 如何寫優(yōu)化的VHDL代碼

　　3. examples

　　4. SoC設(shè)計(jì)方法學(xué)

　　5. 設(shè)計(jì)工具使用

　　三、如何學(xué)習(xí)本課程

　　帶著實(shí)際課題學(xué)習(xí)，多提問題，一起分析、討論

　　一、高層次設(shè)計(jì)概述

　　1. EDA工具發(fā)展

　　2. 設(shè)計(jì)方法

　　3. 深亞微米設(shè)計(jì)問題

　　4. 測(cè)試綜合（可測(cè)性設(shè)計(jì)）

　　5. Top-down設(shè)計(jì)流程

　　6. 硬件描述語言

　　7. 綜合

　　8. VHDL設(shè)計(jì)小結(jié)

　　1.1 EDA工具發(fā)展（Cont.）

　　CAD： 邏輯圖輸入、邏輯模擬、電路模擬、版圖設(shè)計(jì)和版圖驗(yàn)證分別進(jìn)行，需要對(duì)兩者結(jié)果進(jìn)行多次比較、修改。設(shè)計(jì)規(guī)模較小

　　CAE： 集邏輯圖輸入、邏輯模擬、測(cè)試碼生成、電路模擬、版圖設(shè)計(jì)、版圖驗(yàn)證等工具一體，構(gòu)成一個(gè)較完整的IC設(shè)計(jì)系統(tǒng)

　　EDA： HDL取代邏輯輸入，邏輯網(wǎng)表由綜合工具自動(dòng)產(chǎn)生，可管理性增強(qiáng)，易于維護(hù)和數(shù)據(jù)交換

　　SoC： 采用深亞微米工藝生產(chǎn)技術(shù)，基于平臺(tái)設(shè)計(jì)和IP復(fù)用技術(shù)，時(shí)序收斂性為首要目標(biāo)

　　1.2 設(shè)計(jì)方法

　　自底向上設(shè)計(jì)方法（Bottom-up）： 系統(tǒng)功能劃分單元設(shè)計(jì)功能模塊設(shè)計(jì)子系統(tǒng)設(shè)計(jì)系統(tǒng)總成

　　自頂向下設(shè)計(jì)方法（Top-down） ：系統(tǒng)行為設(shè)計(jì)結(jié)構(gòu)設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)版圖設(shè)計(jì)

　　基于平臺(tái)設(shè)計(jì)方法（Platform-based）： SoC設(shè)計(jì)普遍采用的方法，SoC平臺(tái)和IP—Intellectual Property

　　其它設(shè)計(jì)： 嵌入式設(shè)計(jì)方法，層次式設(shè)計(jì)方法等