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      如何仿真IP核(建立modelsim仿真庫完整解析)

      2012-08-15 | rar | 1.14 MB | 次下載 | 免費

      資料介紹

      　　IP核生成文件：（Xilinx/Altera 同）

      　　IP核生成器生成 ip 后有兩個文件對我們比較有用，假設(shè)生成了一個 asyn_fifo 的核，則asyn_fifo.veo 給出了例化該核方式（或者在 Edit－》Language Template-》COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是該核的行為模型，主要調(diào)用了 xilinx 行為模型庫的模塊，仿真時該文件也要加入工程。（在 ISE中點中該核，在對應(yīng)的 processes 窗口中運行“ View Verilog Functional Model ”即可查看該 .v 文件）。如下圖所示。

      FPGA ModelSim IP核 Xilinx公司
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