如何保證RTL設(shè)計(jì)與綜合后網(wǎng)表的一致性
文章簡介：在超大規(guī)模數(shù)字集成電路的設(shè)計(jì)中，我們使用邏輯綜合工具來完成從RTL設(shè)計(jì)到門級網(wǎng)表的轉(zhuǎn)化。我們希望它綜合出的門級網(wǎng)表與我們的RTL設(shè)計(jì)在邏輯和時(shí)序上完全一致。但是某些書寫風(fēng)格和設(shè)計(jì)思路卻會(huì)造成兩者不一致的情況，降低我們的工作效率。本文列舉了三種RTL設(shè)計(jì)與綜合后網(wǎng)表不一致的情況，并給出了解決方法．我們以Design Compiler為例，來說明設(shè)計(jì)RTL時(shí)應(yīng)該注意的問題。在仿真和調(diào)試時(shí)，我們使用了NC-Verilog和Debussy。

1.不完整的敏感量列表
在下面的例子中，有一個(gè)always語句，

它描述了一個(gè)或門，其中它的敏感量列表包含IN1和IN2。
///////////////////////////////////////////
module OR_GATE_A (OUT_A, IN1, IN2);
output OUT_A;
input IN1, IN2;
reg OUT_A;
always @(IN1 or IN2)
OUT_A = IN1 | IN2;
endmodule
/////////////////////////////////////////////////////////////////////////////
再看下面的例子，敏感量列表只包含IN1。
/////////////////////////////////////////////////////////////////////////////
module OR_GATE_B (OUT_B, IN1, IN2);
output OUT_B;
input IN1, IN2;
reg OUT_B;
always @(IN1)
OUT_B = IN1 | IN2;
endmodule
/////////////////////////////////////////////////////////////////////////////
這兩個(gè)例子有什么不同呢？我們看下面的波形：