下文是硬件工程師在PCB設計早期容易忽略，卻很有用的幾個EMI設計指南，這些指南也在一些權威書刊中常常被提到。

設計指南1 :最小化電源和高頻信號的電流環(huán)路面積

在設計階段，首先我們需要知道兩個要點：

1.信號電流總是回到源端（即電流路徑總是以環(huán)路的形式存在） 。

設計指南2：保持信號返回平面的完整

完整的信號返回平面能有效減少高頻信號環(huán)路的感抗，感抗越小，產生的噪聲電壓值也就越小，這就是為何要求在PCB中間層設置完整地平面的其中一個重要原因。當然，在某些情況下，由于走線的原因不得不分隔信號返回平面。然而，這種情況在多層PCB上出現的概率較少。另外對于單層板的情況，可以在高速信號走線周圍做包地處理，來保持信號返回路徑的完整性。

設計指南3：高速電路不要放置在連接器附近

我們常常會犯下面的錯誤，在審查或評估電路板設計過程中，由于缺乏考慮，會把高速電路放置在連接器附近，這樣導致工程師做了很多額外的濾波和屏蔽，從而增加成本和提高機器整改難度。

為什么連接器的位置如此重要？在低于三百兆赫茲的頻率下，波長大約為一米或更長。印刷電路板本身和板內走線往往是電氣小尺寸，因此輻射效率比較低。然而，與連接器相連的電纜一般較長，因此天線效應會很明顯，板內噪聲更容易通過電纜往外輻射。

另外位于連接器之間的高速電路很容易在連接器之間產生幾毫伏或更大的電位差。這些電壓可以將電流驅動到連接的電纜上，導致產品超過輻射發(fā)射要求。

設計指南4：控制信號邊沿轉換時間（上升沿和下降沿時間）

很多時候時鐘噪聲超標點不是基頻，而是由基頻衍生出來的高次諧波。通過增加時鐘邊沿的轉換時間，可以很好地控制高次諧波的能量。雖然過長的邊沿轉換時間會導致信號完整性和發(fā)熱問題，但很多時候功能和EMC效果上是需要做折衷考慮的。

控制數字信號的上升和下降時間有以下三種常用方法：

1. 改變芯片信號輸出驅動能力

2. 信號線串接電阻或鐵氧體

3. 信號線并聯電容

設計指南5：時鐘展頻

由于電子產品功能越來越多，芯片時鐘頻率也在不斷提高。對于高速時鐘來說，控制時鐘邊沿轉換率來抑制EMI所要承受的風險越來越大，此時展頻技術成為抑制電磁干擾的一個不錯的選擇。

在不改變時鐘上升沿和下降沿，保持時鐘信號波形完整性的同時，按一定的規(guī)律來控制時鐘抖動，將時鐘能量分散到一個更寬的頻段上，實現時鐘噪聲在頻域上的抑制。

展頻技術不僅調制時鐘源，其它的同步于時鐘源的數據、地址和控制信號，在時鐘展頻的同時也一并得以調制，整體的EMI峰值都會因此減小，所以說，時鐘展頻是系統級的解決方案。這是展頻技術相比其它抑制EMI措施的最大優(yōu)勢之一。

總的來說，工程師在PCB設計過程中要時時給自己腦海里面敲警鐘，在考慮如何實現電路功能的同時，著重關注容易產生噪聲的信號，當碰到如時鐘或PWM這類會產生高次諧波的信號時，參考上訴幾條EMI指南設計PCB，這樣產品通過EMC認證將變得更容易。