記得有一次面試，面試官看了我的簡歷，我的簡歷上有介紹到我有高速電路板的設(shè)計經(jīng)驗。于是他們就問:”能談談你如何理解信號完整性的嗎?”當時沒有做什么準備，沒有去查看過信息完整性的相關(guān)資料，更不知道信號完整性的具體定義是什么。我思考了一下，回想起設(shè)計高速PCB的相關(guān)操作，注意事項。然后就說:”信號完整性包括幾方面的內(nèi)容，具體有信號反射，信號串擾，信號延時和時序錯誤。信號反射體現(xiàn)在哪里呢？主要體現(xiàn)在原理圖上有些地方要設(shè)計成端接，PCB設(shè)計時，高速線要等寬，不能突變，要有一個完整的參考平面，不能跨平面。單端要做50歐姆，差分要等寬，等距和等長，阻抗要做100歐姆。這樣設(shè)計是為了防止信號反射的產(chǎn)生。 信號串抗體現(xiàn)在哪里呢？主要體現(xiàn)在設(shè)計PCB時，走線要遵守3W原則，或者是某些高速走線做包地處理。這樣設(shè)計是為了防止線與線之間產(chǎn)生信號串擾的產(chǎn)生。 時序錯誤又體現(xiàn)在哪里呢？主要體現(xiàn)在DDR走線設(shè)計時要做等長匹配處理，總體原則是：地址，控制/命令信號與時鐘做等長。DQ/DM信號與DQS做等長。為什么要做等長呢？主要是要讓同組信號同時到達接收端，好讓接收芯片能夠同時處理這些信號。這樣的設(shè)計就達到了防止時序錯誤的目的。 以上就是我對信號完整性的理解，可能不是很標準的理解，如果有錯誤，請批評指正，謝謝?！? 面試官聽了，露出了滿意的笑容，點了點頭。 (mbbeetchina)