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前 言
本文主要介紹 PS + PL 端異構(gòu)多核案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、
Xilinx Vivado 2017.4 、Xilinx SDK 2017.4。
案例位于產(chǎn)品資料“4-軟件資料\Demo\All-Programmable-SoC-demos\”目錄下。案例
包含 PL 端 Vivado 工程，主要使用 Xilinx 提供的標(biāo)準(zhǔn) IP 核配置 PL 端資源實現(xiàn)接口擴展，
同時包含 PS 端裸機/Linux 程序。案例目錄詳細說明見下表：
表 1
目錄 | 目錄 | 文件/目錄 | 說明 |
hw |
bin | xxx_xc7z010.bin/xxx_xc7z010.bit | xc7z010 PL 端可執(zhí)行文件 |
xxx_xc7z020.bin/xxx_xc7z020.bit | xc7z020 PL 端可執(zhí)行文件 | ||
project | xxx_xc7z010 | xc7z010 PL 端 Vivado 工程 | |
xxx_xc7z020 | xc7z020 PL 端 Vivado 工程 | ||
sw |
baremetal_demo | bin | PS 端裸機可執(zhí)行文件 |
project | PS 端裸機工程 | ||
linux_system | image | Linux 腳本程序、 動態(tài)設(shè)備樹鏡像文件 | |
src | 動態(tài)設(shè)備樹源文件 |
在進行本文操作前， 請先參考 PS 端裸機與 FreeRTOS 案例開發(fā)手冊、PL 端案例開發(fā)手
冊、PL 端功能動態(tài)設(shè)備樹使用方法，熟悉工程編譯、程序加載與固化、動態(tài)設(shè)備樹加載
等方法。
案例使用 Block Design + Verilog 語言方式進行開發(fā)， 可在 Vivado 界面點擊"IP INTEG
RATOR -> Open Block Design"打開 BLOCK DESIGN 開發(fā)界面。
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