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簡(jiǎn)介：在2.5 Gbps高速串行收發(fā)系統(tǒng)接收端中1到2解復(fù)用電路位對(duì)于降低內(nèi)核工作速度，減輕設(shè)計(jì)壓力，提高電路穩(wěn)定性起著關(guān)鍵作用。本文描述了基于電流模式邏輯的解復(fù)用電路工作原理，按照全定制設(shè)計(jì)流程采用SMIC 0.18um混合信號(hào)工藝完成了高速差分?jǐn)?shù)據(jù)的1到2解復(fù)用，并采用SpectreVerilog進(jìn)行了數(shù)?；旌?a target='_blank' class='arckwlink_none'>仿真，結(jié)果表明該電路在2.5 Gbps收發(fā)器電路中可以穩(wěn)定可靠地工作。
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