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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>半導體技術論文>用于零延遲緩沖器的PLL設計

      用于零延遲緩沖器的PLL設計

      2010-01-25 | rar | 221 | 次下載 | 3積分

      資料介紹

      本文設計了一款用于零延遲時鐘緩沖器的PLL，采用一種結構簡單并且實現(xiàn)低失配的電荷泵，詳細闡述了對噪聲有很強抑制作用的一種差分結構的壓控振蕩器，采用CSMC 0.5μm N 阱CMOS 工藝，在3.3V 電源電壓下，該PLL的工作頻率范圍為10MHz-140MHz，周對周抖動為45ps@50MHz，功耗為4.8mW,芯片面積為1.2μm×1.7μm。
      遲緩沖器 PLL設計
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