一種新型的高電源抑制比基準(zhǔn)電流源電路的設(shè)計

為提高 CMOS 集成電路中電流基準(zhǔn)的精度和穩(wěn)定性， 提出了一種結(jié)構(gòu)簡單， 電源抑制比（PSRR）很高的電流基準(zhǔn)結(jié)構(gòu)———三支路電流基準(zhǔn)。應(yīng)用基爾霍夫定律（Kirchho ff‘ s curre nt and v oltage law ， Kcl Kvl）和偏微分方程， 對比分析了傳統(tǒng)的電流基準(zhǔn)、共源共柵電流基準(zhǔn)以及三支路電流基準(zhǔn)的小信號模型， 求解出了這 3 種電路的電源抑制比公式。對比發(fā)現(xiàn)傳統(tǒng)電流基準(zhǔn)和共源共柵電流基準(zhǔn)的節(jié)點電壓正反饋限制了電流基準(zhǔn)的性能， 三支路結(jié)構(gòu)由于節(jié)點電壓成強(qiáng)負(fù)反饋， 擁有更高的 PSRR.三支路電流基準(zhǔn)采用了一階溫度補(bǔ)償方案， 保證了溫度穩(wěn)定性。經(jīng) CSMC 0.5 μm 工藝仿真結(jié)果顯示， 三支路基準(zhǔn)在輸入電壓 1.5 ～ 5 .0 V 的低頻 PS RR 達(dá)-77 .9 dB ， 明顯優(yōu)于另外兩種結(jié)構(gòu);在-20～ 120 ℃溫度區(qū)間內(nèi)輸出電流穩(wěn)定性達(dá)到了 255 ×10 -6 / ℃， 滿足了大多數(shù)應(yīng)用的要求。

在低功耗、高精度模擬集成電路設(shè)計中， 納安級電流基準(zhǔn)經(jīng)常是不可缺少的。但在納安級小電流下 ， 要得到更小的溫度漂移 、更大的輸出電阻 Rout 和更大的電 源抑制 比（power supply rejection ratio ， PS RR）［ 1］ 就比較困難 ?，F(xiàn)有的設(shè)計中常用的電流基準(zhǔn)包括傳統(tǒng)結(jié)構(gòu) ［ 1］ 和共源共柵（Cascode） ［ 2-3］ 結(jié)構(gòu)。

雖然通過溫度補(bǔ)償 ［ 4-5］ 可以得到比較理想的電流溫度特性 ，但在 Rout和 PS RR 方面 ，盡管共源共柵結(jié)構(gòu)比傳統(tǒng)電流基準(zhǔn)有很大提高［ 2-3］ ， 但性能仍不理想 。 主要原因是，共源共柵電流基準(zhǔn)的節(jié)點電壓有正反饋關(guān)系 ［ 3］ ，限制了 PS RR 進(jìn)一步提高。因此有必要對電流基準(zhǔn) PS RR 性能問題進(jìn)行深入分析 。 本文采用基爾霍夫定律［ 6］ 分析了電流基準(zhǔn)的 PSRR ，并設(shè)計了一種大幅提高 PS RR 的電流基準(zhǔn) ： 三支路電流基準(zhǔn) ， 并在 Cadence Spectre 仿真器和 CSM C 0 .5 μm 混合信號模型下對這種設(shè)計方案的效果進(jìn)行了驗證 。