著便攜設備的廣泛應用，計算機、通訊和汽車等行業(yè)的迅速發(fā)展，電源管理類芯片技術不斷發(fā)展。與DC-DC開關電壓轉(zhuǎn)換器相比，由于LDO具有成本低、電路結(jié)構(gòu)簡單、占用芯片面積小、低噪聲和高紋波抑制能力等優(yōu)點成為了電源管理芯片中的重要一員。而隨著電子系統(tǒng)對電源要求的提高，傳統(tǒng)的LDO已不能滿足人們對芯片效率、噪聲、精度、瞬態(tài)性能等指標的要求。因而，高性能LDO的研究成了電源管理芯片領域的研究熱點。

　　本文設計了一款動態(tài)補償、動態(tài)偏置、低靜態(tài)電流、高精度、高電源抑制比的LDO。首先，詳細分析LDO的關鍵性能指標，重點分析LDO的電源抑制比PSRR和線性調(diào)整率，闡述各指標間的折衷關系。然后，從頻率角度分析研究控制環(huán)路極零點及穩(wěn)定性補償方法。針對LDO控制環(huán)路穩(wěn)定性隨負載電流變化的特點，在分析已有動態(tài)補償策略優(yōu)缺點的基礎上給出一種新穎的動態(tài)補償電路。這種補償電路能很好地跟蹤LDO輸出端極點隨負載電流的變化，從而使控制環(huán)路的穩(wěn)定性幾乎獨立于負載電流的變化。最后，為消除大功率管柵極相關寄生電容對環(huán)路穩(wěn)定性的影響，采用超級源極跟隨器作為誤差放大器之后的緩沖器，利用負反饋大大減小緩沖器輸出阻抗。為改善環(huán)路的瞬態(tài)響應性能，設計了瞬態(tài)響應增強電路。

　　本設計采用CSMC0.5um工藝，利用Cadence的EDA工具完成電路晶體管級設計、前仿、物理版圖設計和后仿，并完成流片測試，芯片面積為400um×650um。結(jié)果表明，本文設計的LDO工作電壓為3.5V～6.5V，輸出電壓為3.3V，在提供100mA負載電流情況下電壓差為200mV，負載瞬態(tài)變化時最大輸出電壓過沖為100mV，由電源電壓變化和負載變化引起的輸出電壓誤差分別為0.003％/V和0.005％/A，電源抑制比低頻時為80dB，1kHz時為50dB，整個電路的靜態(tài)電流約為34uA。上述結(jié)果表明該LDO基本達到設計指標，而且本文采用的動態(tài)補償方案亦適用于SoC片上LDO的設計。