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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

cocotb中的基礎(chǔ)語法與SystemVerilog中的常用語法對照總結(jié)

對于信號的讀取，我們在SystemVerilog中，可以直接讀取信號值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號值。

2022-07-21 標(biāo)簽：仿真器 RTL python 4.7k 0

如何把FPGA調(diào)試中的數(shù)據(jù)給捕獲出來并保存為文件

在FPGA調(diào)試過程中，經(jīng)常遇到這樣的情況：出現(xiàn)BUG時(shí)，想采用仿真環(huán)境把FPGA調(diào)試中遇到的BUG給重現(xiàn)出來，但無論怎樣改變仿真環(huán)境中的激勵(lì)，都無法重現(xiàn)...

2023-02-01 標(biāo)簽：fpga RAM RTL 4.5k 0

verilog-2005和systemverilog-2017標(biāo)準(zhǔn)規(guī)范

作為邏輯工程師，在FPGA和數(shù)字IC開發(fā)和設(shè)計(jì)中，一般采用verilog，VHDL或SystemVerilog等作為硬件描述語言進(jìn)行工程設(shè)計(jì)，將一張白板...

2023-09-04 標(biāo)簽：fpga Verilog System 4.4k 0

XILINX推出All Programmable抽象化計(jì)劃，加快開發(fā)速度達(dá)15倍

Xilinx 宣布啟動(dòng)一項(xiàng)將軟件、模型、平臺和基于 IP 的設(shè)計(jì)環(huán)境融為一體的抽象化計(jì)劃，致力于讓系統(tǒng)、軟件和硬件開發(fā)人員可以直接使用 All Prog...

2018-05-23 標(biāo)簽：fpga xilinx rtl 4.4k 0

systemverilog的決策語句if…else語句介紹

決策語句（Decision statements）允許程序塊的執(zhí)行流程根據(jù)設(shè)計(jì)中信號的當(dāng)前值分支到特定語句。

2022-10-21 標(biāo)簽：Verilog 鎖存器 RTL 4.4k 0

使用Vivado Block Design設(shè)計(jì)解決項(xiàng)目繼承性問題

使用Vivado Block Design設(shè)計(jì)解決了項(xiàng)目繼承性問題，但是還有個(gè)問題，不知道大家有沒有遇到，就是新設(shè)計(jì)的自定義 RTL 文件無法快速的添加...

2023-02-13 標(biāo)簽：HDL RTL AXI總線 4.3k 0

不同verilog代碼的RTL視圖

剛開始玩CPLD/FPGA開發(fā)板的時(shí)候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點(diǎn)稍微復(fù)雜...

2018-09-15 標(biāo)簽：verilog rtl 4.3k 0

如何解決FPGA布局布線的擁塞問題呢？有哪些方法？

14.2節(jié)提到的問題①,即設(shè)計(jì)中有很大的扇出,對于如何獲知該扇出信號有多種途徑。常見的途徑是通過FPGAEditor(Xilinx)或者Fitter里R...

2024-03-20 標(biāo)簽：FPGA 寄存器 RTL 4.3k 0

數(shù)字硬件建模SystemVerilog之Interface方法概述

SystemVerilog Interface是modport的一種，但比簡單的輸入、輸出或輸入輸出端口的功能更多。

2023-04-28 標(biāo)簽：時(shí)鐘發(fā)生器 RTL UVM 4.1k 0

同步電路設(shè)計(jì)和異步電路設(shè)計(jì)的特點(diǎn)

　　同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。

2023-01-17 標(biāo)簽：電路設(shè)計(jì)RTL 組合邏輯 4.1k 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（1）加法器

加法器是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是 CPU 中 ALU 的核心部件（全加器）。

2023-10-09 標(biāo)簽：加法器 RTL 半加器 4k 0

基于Verilog的經(jīng)典數(shù)字電路設(shè)計(jì)（4）編碼器

在近代戰(zhàn)爭中，軍事信息傳遞，例如通過發(fā)電報(bào)的方式，電報(bào)信息難免被敵方截獲，而我們又不得不通過發(fā)電報(bào)傳輸信息（喲，都近代了，就別飛鴿傳書了），所以發(fā)送方需...

2023-10-09 標(biāo)簽：編碼器 RTL LUT 3.9k 0

【PlanAhead教程】-4 RTL and IP Design

教您如使用PlanAhead 13.1進(jìn)行設(shè)計(jì)應(yīng)用，通過一個(gè)設(shè)計(jì)程序，來體驗(yàn)PlanAhead的功能強(qiáng)大

2018-06-01 標(biāo)簽：xilinx rtl planahead 3.7k 0

邏輯綜合與物理綜合

利用工具將RTL代碼轉(zhuǎn)化為門級網(wǎng)表的過程稱為邏輯綜合。綜合一個(gè)設(shè)計(jì)的過程，從讀取RTL代碼開始，通過時(shí)序約束關(guān)系，映射產(chǎn)生一個(gè)門級網(wǎng)表。

2022-11-28 標(biāo)簽：物理綜合 RTL 觸發(fā)器 3.7k 0

拆解USB無線網(wǎng)卡過程

USB無線網(wǎng)卡非常小巧，以至于會好奇，電路板是怎么塞進(jìn)去的

2022-10-19 標(biāo)簽：usb RTL 無線網(wǎng)卡 3.6k 0

X態(tài)如何通過RTL級和門級仿真模型中的邏輯進(jìn)行傳播呢？

在Verilog中，IC設(shè)計(jì)工程師使用RTL構(gòu)造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準(zhǔn)確地為硬件行為建模。

2023-04-20 標(biāo)簽：IC設(shè)計(jì)Verilog RTL 3.6k 0

Xilinx的高質(zhì)量時(shí)鐘輸出ODDR原語

在SDR接口中，ODDR轉(zhuǎn)發(fā)時(shí)鐘（仍在時(shí)鐘樹內(nèi)），輸出端要直連到輸出port，不可加邏輯，連接方式：輸出時(shí)鐘連接ODDR的C引腳，D1固定值1&apos...

2023-06-21 標(biāo)簽：FPGA設(shè)計(jì)SDR RTL 3.6k 0

詳細(xì)介紹數(shù)字IC設(shè)計(jì)的全流程內(nèi)容

一顆芯片是如何造出來的，相信對行業(yè)稍有涉獵的同學(xué)，都能簡單作答：即先通過fabless進(jìn)行設(shè)計(jì)，再交由Foundry進(jìn)行制造，最后由封測廠交出。

2023-10-09 標(biāo)簽：寄存器 IC設(shè)計(jì)RTL 3.5k 0

RISC-V處理器驗(yàn)證：瑞士奶酪模型驗(yàn)證應(yīng)用

而今，除了少數(shù)應(yīng)用外，最先進(jìn)的處理節(jié)點(diǎn)對所有應(yīng)用而言都太過昂貴。在大多數(shù)情況下，架構(gòu)創(chuàng)新是提供更高性能的唯一途徑。對于計(jì)算要求較高的應(yīng)用而言，理想情況下...

2022-12-14 標(biāo)簽：處理器 soc RTL 3.5k 0

介紹一種通過SystemC做RTL/C/C++聯(lián)合仿真的方法

當(dāng)FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時(shí)候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標(biāo)簽：fpga 仿真 RTL 3.5k 0

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